Teses e Dissertações

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Abordagem experimental para projetos de fotossensores PIN CMOS SOI na faixa de UV
(2015) Silva Júnior, J. B.
Este trabalho consiste em um estudo do comportamento dos fotodiodos PIN CMOS SOI submetidos a variações de temperatura e polarização de substrato, para os comprimentos intrínsecos Li=1µm, 2µm, 5µm, 10µm e 100µm, aplicados à detecção de radiação UV. Algumas características importantes tais como responsividade, eficiência quântica, fotocorrente, corrente de escuro e relação sinal ruído são afetadas e devem ser avaliadas no projeto de fotodetectores. Através das medidas experimentais e simulações foi constado que a corrente de escuro (IDARK) possui dependência com o comprimento intrínseco, apresentando comportamentos distintos, dependendo do modo de operação. Outro parâmetro analisado foi a polarização de porta traseira (VBG), que modifica a disponibilidade de portadores da região intrínseca, resultando na alteração dos modos de acumulação, depleção e inversão. Em acumulação, obtida pela polarização de substrato, a corrente diminui com o aumento de Li, devido à presença da região de depleção lateral. Em inversão, esta corrente aumenta com Li, pois existe uma inversão na região intrínseca, fazendo com que o perfil de dopantes se comporte como P+N-N+, resultando numa alta taxa de geração ao longo de Li. Em inversão, a corrente devida à fotogeração aumenta com a temperatura, devido ao aumento do coeficiente de absorção (am) em altas temperaturas. Já na acumulação, a corrente fotogerada diminui com o aumento da temperatura, pois o comprimento de difusão (Ldif.) se reduz com o aumento da concentração de portadores e há degradação da mobilidade e do tempo de vida. Para aplicações de fotodetecção na faixa do ultravioleta em altas temperaturas, foi constatado que a máxima eficiência quântica total alcançada foi de QETOTAL=56,2% para Li=1µm em modo inversão, em virtude do aumento do coeficiente de absorção ser mais pronunciado em altas temperaturas. No regime de acumulação foi encontrado QETOTAL=21,7% para Li=10µm, bem abaixo quando comparado ao modo inversão, devido à redução do comprimento de difusão. Para a temperatura ambiente QETOTAL=33% para Li=5µm independente do modo de operação (acumulação/inversão). A relação sinal-ruído (SNR) é altamente influenciada pela temperatura, apresentando maiores valores de SNR para comprimentos intrínsecos pequenos (Li=1µm) operando entre 300K e 400K, devido à baixa recombinação de portadores livres. Se a aplicação requer robustez às variações de temperatura, é recomendado que os comprimentos intrínsecos sejam grandes (Li=100µm), pois a sensibilidade é menor, resultando numa degradação menos pronunciada quando comparado com fotodiodos de comprimentos pequenos..
Análise da densidade de carga de inversão na condição limiar, em função da temperatura, em UTBB SOI MOSFETS
(2019) Merzbahcer, N. C. C.
Para suprir a crescente demanda de velocidade, desempenho e baixo consumo, a indústria de circuitos integrados tem se desenvolvido de forma agressiva nos últimos anos, consolidando a tecnologia CMOS como fator essencial para o avanço tecnológico desses dispositivos, onde a base já foi o transistor MOSFET. A tecnologia SOI (Silicon-On-Insulator) surgiu como uma alternativa para a redução das capacitâncias parasitárias de fonte e dreno, imunidade à radiação, operação em altas temperaturas e uma melhor inclinação de sublimiar. O transistor SOI UTBB (Ultra-Thin Body and Buried oxide), com corpo e óxido enterrado ultrafinos, é atualmente considerado como uma das opções possíveis para nós tecnológicos abaixo de 20 nm. Isso foi possível pois tornou-se viável alcançar baixas espessuras de óxido enterrado, por sua ótima integração entre os circuitos e por sua menor resistência térmica do óxido enterrado mais fino, bem como ao seu melhor controle eletrostático. Porém, a constante miniaturização nas dimensões físicas dos transistores faz com que estes sofram com os efeitos de canal curto (Short Channel Effects – SCE). Neste trabalho, é realizado um estudo sobre a densidade de carga de inversão na condição de limiar para temperaturas na faixa de 300 a 425K. Estudar a influência da temperatura em UTBBs é importante pois, estes dispositivos podem atingir temperaturas elevadas em condições normais de operação. O estudo é baseado na comparação de valores extraídos de simulações numéricas com modelos analíticos consolidados na literatura. Os resultados obtidos são analisados criticamente de forma a obter um modelo para a carga de inversão que tenha uma boa relação entre a precisão e a simplicidade do mesmo
Análise das propriedades básicas do sic VDMOSFET (WBG) para aplicações de tração automotiva
(2019) Feitosa, F. C.
A frota veicular no mundo está passando por uma grande transição em sua matriz energética, principalmente porque governos e entidades estão preocupados com os altos níveis de poluição. Esta pesquisa foca no uso de transistores de grande largura de banda proibida (Wide Band Gap – WBG) fabricados em carbeto de silício (Silicon Carbide - SiC), particularmente o Transistor de efeito de campo de óxido metálico duplo difundido vertical (Vertical Double Diffused Metal Oxide Semiconductor Field Effect Transistor - VDMOSFET), para aplicação em tração elétrica. Trata-se de um trabalho baseado em um dispositivo em fase de inserção no mercado comercial e desenvolvido a partir de propostas de variações em dimensões e grandezas físicas, utilizando simulador numérico de dispositivos em tecnologia de desenvolvimento assistida por computador (Technology Computer-Aided Design - TCAD). Três parâmetros são focados: densidade de carga de interface, densidade de concentração de impurezas do canal e sobreposição da porta sobre o canal. Para cada um dos parâmetros foram traçadas diversas curvas de corrente de dreno versus tensão de dreno (IDS x VDS). Com estes três parâmetros são analisadas três grandezas: tensão de limiar (Vth), máxima transcondutância (máx. gm) e inclinação de sublimiar (S). Nesta pesquisa também são descritos em detalhes as características do dispositivo e os modelos matemáticos adotados para as simulações em TCAD. Este trabalho mostra a importância da eletrônica de potência para veículos elétricos (VE), qual a necessidade qual e futura dos veículos elétricos (VE) e ressalta as vantagens que o SiC VDMOSFET possui. Os dados analisados mostram que a tensão de limiar e a inclinação de sublimiar aumentam com o aumento da concentração de dopantes no canal. Já para o aumento de cargas na interface, foi observado que a tensão de limiar diminui e que o mesmo ocorre quando a porta não sobrepõem-se completamente sobre o canal. A máxima transcondutância deteriorasse com o aumento da concentração de dopantes no canal em maior grau quando comparado com o aumento da carga de interface. Todavia, a não sobreposição da porta sobre o canal deteriora drasticamente a máxima transcondutância e aumenta a inclinação de sublimiar conforme a sobreposição diminui
Análise e modelagem da resistência de espraiamento em transistores FINFET
(2011) Parada, M. G. O.
A resistência parasita nos transistores FinFET tende a apresentar valores elevados devido à estreita largura da aleta de silício e isto tem sido uma das principais limitações no uso deste tipo de dispositivo. Diversos estudos já foram realizados visando a minimizar este problema e algumas soluções como crescimento epitaxial na extensão de fonte e dreno e a utilização de diversas aletas em paralelo (Multi-Finger) já demonstram grandes melhorias. A resistência total é formada por diferentes componentes e uma destas, a resistência de espraiamento, que ocorre devido ao desvio do caminho da corrente na proximidade da fonte e do dreno, foi foco de estudo deste trabalho. Observou-se uma falta de estudos a respeito desta parcela de resistência, que se torna cada vez mais significativa à medida que as outras parcelas vêm sendo constantemente reduzidas. Este trabalho apresenta um novo modelo analítico para representação da resistência de espraiamento em dispositivos FinFET de porta dupla, visando a um equacionamento simples e que pode ser utilizado para um maior número de dispositivos que o modelo anteriormente utilizado. Os resultados foram validados através de simulações numéricas utilizando um simulador de dispositivos. O novo modelo apresentou erros de menos de 10% para a toda faixa de largura de aletas simuladas, enquanto o modelo anterior garantiu essa precisão apenas para a faixa de 47 a 51nm.
Confiabilidade de dispositivos CMOS submetidos à radiação e campo magnético
(2016) Perin, André Luiz
Neste trabalho, foi analisado o efeito da incidência de uma partícula ionizante em um transistor e em associações de transistores. Foi realizada, também, a comparação de leiautes distintos de transistores e de associações. A aplicação do modelo de confiabilidade permitiu a observação de que o conjunto de transistores empilhados se mostrou muito mais confiável do que os transistores individuais em todos os ambientes analisados. Os níveis de corrente de dispositivos de várias dimensões sob efeito de várias intensidades e direções de campos magnéticos foram analisados e, inclusive, foi proposto um dispositivo FinFET com formato de porta em L, com o objetivo de aumentar a sensibilidade aos campos magnéticos aplicados. Foram propostas também estruturas de teste com formato diferenciado, com o objetivo de separar os efeitos nas várias partes dos transistores e um dispositivo adaptador a ser acoplado no equipamento atual para permitir a caracterização dos dispositivos, todos sob os efeitos de um campo magnético uniforme e conhecido.
Efeito de corpo em transistores SOI de porta dupla vertical
(2009) Cattaneo, M.
Este trabalho tem como objetivo apresentar um estudo da influência da polarização de substrato ou porta inferior em dispositivos FinFET SOI com paredes paralelas e canal n, por meio de simulações numéricas tridimensionais. O FinFET possui maior controle das cargs na região ativa em relação aos transistores SOI planares, por isso é mais imune aos efeitos de canal curto. São estruturas que apresentam dimensões na ordem de dezenas de nanômetros. Os dispositivos FinFETs estudados são estruturas de porta dupla. O que se deseja, é analisar o comportamento do parâmetro da tensão limiar (Vth) para inversão na interface óxido de porta e região ativa de silício (1ª interface) do dispositivo para as variações positivas e negativas de tensão aplicada na porta inferior (sbstrato). Realiza-se uma análise da distribuição de cargas e do comportamento da tensão de limiar devido à influência das portas laterais e da porta inferior na 2ª interface do dispositivo, levando-se em consideração a variação da largura Vfin e a variação da concentração de dopagem Na. Através desta análise demonstra-se que os dispositivos FinFETs com largura (Wfin) menor apresentam uma menor influência da polarização de porta inferior na região ativa de silício, o que siginifica um menor efeito de corpo e que é caracterizado pela menor inclinação na curva característica da tensão limiar (Vth) em função da tensão de porta inferior (Vg2). Este fato traz vantagens em termos de parâmetros elétricos e características operacionais, tais como o controle de dreno pela porta, menor inclinação de sunblimiar, menor variação daamplitude da tensão de limiar e aumento no intervalo de valores de tensão de substrato em que o dispositivo permanece totalmente depletado. Além disso, observa-se que os dispositivos estudados não apresentam a 2ª interface totalmente acumulada em nenhuma condição de tensão substrato (até- 30V), quando a primeira interface encontra-se invertida. Este fato deve-se ao compartilhamento de uma regiãoativa (cantos inferiores) que pertencem às duas interfaces. Sendo assim, em função de Vg2, há condições de acumulação parcial da 2ª interface. Esta acumulaçãosurge inicialmente no centro da seção transversal e, conforme a tensão de substrato torna-se mais negativa, esta região acumulada cresce e aproxima-se dos cantos. Como consequência há leve (quantificada no trabalho) variação da tensão de limiar com Vg2, mesmo para acumulação na 2ª interface, o que não se observa em dispositivos planares. A dependência da tensão limiar com a polarização de substrato ficou bem caracterizada nos FinFETs estudados, bem como a distribuição da densidade de corrente
Estudo comparativo entre tecnologias CMOS, NMOS e SOI em um circuito de APS
(2012) Madeira, Frederico Marion
Estudo da distribuição da corrente em MUGFETS e modelagem da resistência de espraiamento em FINFETS nanométricos
(2012) Malheiro, Cristiano Tavares
O foco deste trabalho é estudar os caminhos da corrente em transistores de múltiplas portas em três regimes de operação (sublimiar, limiar e pós-limiar) e, a partir deste estudo, analisar e modelar o efeito do espraiamento da corrente nas regiões de extensão de fonte e dreno para os dispositivos FinFET SOI de porta dupla. Examinando por onde a corrente percorre o dispositivo desde o dreno até a fonte, entende-se a origem e a composição das resistências parasitárias. Essas resistências, nos transistores FinFET, tendem a apresentar valores elevados, implicando na dificuldade em utilizar este tipo de dispositivo. Desta forma, entendida a origem das resistências parasitárias, torna-se necessário criar modelos que permitam estimá-las facilmente. Neste sentido, este trabalho apresenta um novo modelo analítico para representação da resistência de espraiamento (RSP1) em dispositivos FinFET de porta dupla, sem parâmetros de ajuste, visando um equacionamento simples e que pode ser utilizado para um maior número de dispositivos que os modelos anteriormente publicados. Os dados extraídos da simulação numérica, referentes ao estudo da resistência de espraiamento consideraram o uso de confinamento quântico para a comparação com o modelo proposto, por entender que a parcela do espraiamento é dependente da espessura do canal (xc) independentemente do valor da largura da aleta (WFIN). Os resultados obtidos por meio da modelagem proposta foram comparados com os valores extraídos da simulação numérica para três diferentes concentrações de impurezas dopantes (ND=1x1019cm-3; ND=5x1019cm-3 e ND=1x1020cm-3) nas regiões de fonte e dreno do transistor. Além disso, foram também comparados com modelos já existentes na literatura (Dixit e Parada). O novo modelo apresentou erros menores que 8% para toda a faixa de largura de aletas (WFIN) simuladas desde 16nm até 51nm, enquanto os modelos anteriores garantiram precisão apenas para alguns pontos dessa faixa. Neste trabalho, a parcela de resistência de espraiamento (RSP1) representou uma contribuição de aproximadamente 40% sobre a resistência de extensão das regiões de fonte/ dreno (REXT), o que indica que é importante considerar esse efeito na associação das resistências parasitárias.
Estudo de efeitos de canto em transistores de porta tripla
(2009) Bechelli, R. P.
Neste trabalho são desenvolvidos estudos de efeito de canto em transistores tridimensionais do tipo SOI MOSFET com a segunda interface em depleção ou neutra, através de simulação numérica tridimensional. Foram simulados transistores tridimensionais do tipo porta tripla (triple gate) com cantos arredondados e vivos, com altura e largura da ilha de silício variando de 30 a 70nm e concentração de dopantes de 1x1016cm-3 a 1x1019cm-3. Com o auxílio dos dados simulados foram extraídas as curvas 1xV para caracterização dos dispositivos e efetuadas a comparação entre os mesmos. Foi desenvolvido um método de avaliação e comparação do efeito de canto entre dispositivos de dimensões e concentrações diferentes, baseado na comparação da concentração de portadores em diferentes cortes sobre a seção transversal dos transistores, polarizados na tensão de limiar, para baixos valores de tensão de dreno (50 mV), utilizando os dois perfis propostos no estudo: canto vivo e canto arredondado. O modelo de análise sugerido também permite identificar a existência de inversão volumétrica durante a polarização dos dispositivos. O estudo também avaliou a possibilidade a variar o raio de curvatura noc anto para que fosse possível comparar e avaliar a influência deste parâmetro nas características elétricas dos transistores simulados. É proposta uma forma de descrição de transistores tridimensionais de porta tripla e cantos arredondados, na linguagem de entrada do simulador numérico, o que facilita a variação dos parâmetros e o ajuste da grade de simulação. A partir dos resultados obtidos, conclui-se que em transistores com três portas há um aumento da densidade de corrente na proximidade dos cantos, cuja intensidade depende diretamente do raio de curvatura. Observa-se também que o efeito de canto sobre a corrente de dreno tende a ser mais intensa em transistores mais dopados. Em transitores com níveis de dopantes acima de 3x1018 cm-3 observou-se um segundo pico na segunda derivada da função IdxVg, indicando que há inversão do canto em polarização de porta diferente daquela observada para o restante do dispositivo. Identifica-se nesse estudo que a influência do efeito de canto sobre a corrente de dreno ocorre, no entanto, mesmo sem a presença desse segundo pico.
Estudo de modelos de mobilidade para simulação de dispositivos de múltiplas portas
(2012) Perin, André Luiz
A utilização da tecnologia SOI ajudou a melhorar a escalabilidade dos transistores mas, com a redução das dimensões, permaneceram relevantes alguns efeitos adversos e indesejáveis. Esses efeitos impulsionaram o desenvolvimento e a produção em massa de dispositivos de múltiplas portas, que possuem estruturas tridimensionais. Tais estruturas utilizam diversos planos cristalinos nas interfaces do silício com o dielétrico e, com isso, alguns parâmetros elétricos, como a mobilidade, possuem valores diferentes nas várias interfaces definidas. Neste trabalho é proposto um modelo de mobilidade de elétrons, desenvolvido com o objetivo de calcular a mobilidade em função das possíveis variações da orientação cristalina da superfície em um dispositivo tridimensional. Variações desse modelo foram aplicadas aos transistores surrounding gate CYNTHIA e triple-gate do tipo nMOS. Foi realizada a implementação do modelo em um simulador numérico tridimensional. Também foram realizadas simulações com os dois tipos de dispositivos, os resultados comparados a valores experimentais e aos resultados de simulações feitas com o uso de modelos bidimensionais adaptados para simuladores tridimensionais, com o objetivo de calibrar o modelo e validar seus resultados. Os resultados obtidos com o uso do modelo proposto possibilitaram a visualização de parâmetros elétricos que não poderiam ser observados com o uso dos modelos bidimensionais convencionais
Estudo de transistores SOI MOS de perfil trapezoidal através de simulação numérica tridimensional
(2008) Martins, Luiz Gustavo Pereira
Os dispositivos SOI MOS de múltiplas portas estão entre os transistores não planares de melhor desempenho, uma vez que, ao possuir o canal envolvido por mais de uma porta é maior o controle sobre as cargas no interior do canal, minimizando os efeitos causados pela redução das dimensões (escalamento). No processo de fabricação destes dispositivos podem ocorrer variações geométricas que eventualmente influenciam seu funcionamento elétrico. Neste trabalho é apresentado um estudo das características elétricas de dispositivos de portas triplas, não planares, construídos sobre substratos SOI, quando submetidos a variações geométricas de inclinação das paredes laterais e da variação de concentração de dopantes na região ativa. Foi executada uma série de simulações numéricas tridimensionais com o intuito de levantar as curvas características de corrente versus tensão dos dispositivos. A partir das curvas resultantes, foram determinadas as tensões de limiar (VTh), inclinações de sublimiar (S),transcondutâncias (gm) e condutâncias de dreno (gd). Os resultados obtidos mostraram que tanto o ângulo de inclinação das paredes laterais, como a concentração de dopantes no silício influem diretamente no desempenho dos transistores. Além da análise dos parâmetros elétricos obtidos através de simulações numéricas, também é apresentada uma extensão do modelo analítico tradicional de corrente de dreno, aplicável diretamente a transistores de paredes inclinadas. Trata-se de uma expressão fechada da corrente em função do ângulo e da polarização, para a região de saturação. O modelo é verificado comparando-se sua saída com dados de simulação.
Estudo do efeito do desalinhamento da máscara de porta sobre a corrente de dreno em MOSFETs com geometria de porta trapezoidal
(2014) Sabbadin, D. S.
Este trabalho trata do estudo do efeito do desalinhamento da máscara de porta sobre as características elétricas dos MOSFETs (Metal Oxide Semiconductor Field Effect Transistor), com formato de portas não retangulares. Para a parte experimental, alguns protótipos foram manufaturados em tecnologia CMOS, utilizando-se o programa educacional multiusuário de fabricação de circuitos integrados do MOSIS. A estrutura de teste triangular desalinhada é um arranjo de MOSFETs, com portas não retangulares, utilizável para extração do desalinhamento entre a porta do MOSFET e as demais estruturas, em função das diferenças de corrente de dreno. Embora tais estruturas tenham formatos não retangulares, que podem ser inadequados ao projeto de circuitos convencionais, a vantagem de se medir corrente em relação à tensão, as fazem muito úteis. Este trabalho foi executado em três etapas. Na primeira etapa foram simuladas estruturas tridimensionais em tecnologia Convencional (Bulk) e SOI (Silicon On Insulator) mantendo-se a largura de canal dos MOSFETs constante e variando-se os desalinhamentos de porta na faixa de 0 nm a 250 nm. Na segunda etapa foram simuladas estruturas Convencionais (Bulk) e SOI (Silicon On Insulator), com as medidas reais construídas pela tecnologia oferecida pelo programa de pesquisa do MOSIS, variando-se a largura de canal dos MOSFETs e deslocando a porta na faixa de 0 nm a 490 nm. Na terceira e última etapa foram realizadas medidas experimentais em 30 dispositivos de portas trapezoidais com dois drenos distintos e fonte em comum. Um modelo algébrico para cálculo de desalinhamento foi estudado e aferido a partir das medidas e simulações. Como resultado das simulações e medições constatou-se a precisão do modelo de desalinhamento estudado em ambas as tecnologias, Convencional (Bulk) e SOI (Silicon On Insulator).
Estudo dos efeitos transitórios da radiação sobre a confiabilidade de transistores SOI
(2013) Magalhães, Robson Assis
Dispositivos eletrônicos possuem vasta aplicação, nos mais diversos cenários, e isto inclui os ambientes radioativos. Estes dispositivos precisam ser confiáveis para suas missões, uma vez que falhas em funções críticas podem ocasionar grandes prejuízos materiais e/ou humanos. Este trabalho faz um estudo dos efeitos transitórios causados pela incidência de partículas carregadas sobre os dispositivos semicondutores, através de simulações tridimensionais. As simulações foram feitas com dispositivos da tecnologia SOI (Silicon-On-Insulator - Silício Sobre Isolante), tanto em um dispositivo isolado quanto em dispositivos redundantes ligados em série. A partir dos resultados destas simulações, é proposto um modelo de confiabilidade baseado em processos de Markov, de forma que este possa ser adaptado de acordo com o ambiente, em função do fluxo de partículas. Os dispositivos redundantes em série mostraram-se mais confiáveis quando separados por um óxido, não dependendo do fluxo de partículas do ambiente considerado.
Influência de variações dimensionais decorrentes do processo de fabricação sobre parâmetros elétricos de FinFETs
(2009) Bühler, R. T.
A rápida e crescente demanda por tecnologias que permitam a redução das dimensões dos transistores além dos limites físicos permitidos nos transistores planares de porta única, leva a uma nova era de dispositivos com estruturas verticais de geometrias variadas, como estruturas tridimensionais. O FinFET é um desses novos dispositivos. Este trabalho abordou alguns ods principais parâmetros elétricos envolvidos no comportamento e desempenho dos dispositivos FinFET com alertas de formato trapezoidal, destacando quais estruturas apresentam vantagens e desvantagesn de acordo com as variações decorrentes do processo de fabricação. Estudos foram realizados a partir de simulações numéricas tridimensionais de transistores FinFET com alertas de formatos trapezoidais e comprimentos de canal distintos. Foi observada a contribuição das variações dimensionais sobnre transcondutância, a condutância de saída e o ganho intrínseco de tensão que apresentou aumentos de até 1,20dB, apenas com a variação do formato de aleta. Também foram estudados outros parâmetros de suma importência, como a tensão de limiar e a inclinação de sublimiar. Os diferentes formatos de aletad, quando submetidos a uma análise AC de pequenos sinais, provaram também possuir influência sobre a frequência de ganho unitário, decorrente da mudança na capacitância de porta, devida à variação do acoplamento das cargas ativas no canal com a porta e com o substrato. Variações de até 15% na condutância de saída, como resultado da variação no formato da aleta, e de até 25%, variando-se a largura do dispositivo, foram observadas. A transcondutância possui maior dependência com o formato do dispositivo, variando até 10,11% entre alguns formatos de dispositivos. A frequência de ganho unitário obteve valor máximo para dispositivos estreitos e com canal curto, além da dependência com o formato do dispositivo. A dependência da tensão de limiar com a polarização do substrato, variando o formato do dispositivo, também foi observada. Apesar dos dispositivos terem se mostrado pouco susceptívies à variação da tensão de substrato, para alguns formatos da seção transversal a tensão de limiar apresentou variação de até 5,29%.
Metodologia de testes para qualificação de sistemas eletrônicos expostos à radiação ionizante
(2018) Leite, F. G. H.
A eletrônica passou por diversos avanços nas últimas décadas, proporcionando um aumento na utilização de dispositivos eletrônicos em ambientes radiativos. Exemplos de dispositivos em tais ambientes podem ser encontrados em sistemas que operam no espaço, em laboratórios de física de alta energia e na aviônica. Dispositivos eletrônicos expostos à radiação ionizante podem sofrer danos, os quais são classificados como acumulativos ou de evento único. Os efeitos do dano acumulativo no dispositivo eletrônico altera os seus parâmetros elétricos enquanto os danos de evento único geram transientes em regiões sensíveis dos dispositivos devido a carga gerada pela radiação ionizante, porém, ambos os efeitos gerados por radiação ionizante podem danificar permanentemente a funcionalidade de um dispositivo. Neste trabalho é proposto uma metodologia de testes para qualificação de microcontroladores expostos à ambientes radiativos. A metodologia foi desenvolvida com base em diversos testes experimentais, nos quais foram utilizados dois dispositivos diferentes para validação dos métodos cujos part numbers são KE02Z64VQH4, fabricado pela NXP Semiconductors, e RM42L432, fabricado pela Texas Instruments. Os dispositivos foram submetidos a testes de radiação com fontes de raios-X, prótons, partículas alfa e íons pesados. Os dois dispositivos tiveram seu desempenho degradado e apresentaram falhas quando irradiados com raios-X até uma dose de cerca de 20 krad(Si). Os testes também sugerem que as memórias flash são mais robustas em comparação com as memórias Memória Estática de Acesso Aleatório (SRAM) em relação a Single Event Upset (SEU). SEUs foram observados apenas na memória SRAM e puderam ser monitorados durante a execução de um firmware de teste, desenvolvido para esse trabalho, possibilitando a verificação da sensibilidade da memória. Também foi verificado a possibilidade de realização de testes de evento único utilizando uma fonte de partículas alfa o que torna esse tipo de teste muito mais simples, barato e rápido, uma vez que não necessita de um acelerador de partículas para sua realização.
Modelo analítico de resistência parasitária para FINFETS de porta dupla
(2012) Pereira, Arianne Soares do Nascimento
Com o intuito de acompanhar a demanda cada vez maior de tecnologias de circuitos integrados que permitam a redução das dimensões dos transistores além dos limites físicos dos transistores de porta única, surgiram como alternativa os dispositivos de múltiplas portas. O FinFET é um exemplo desses dispositivos que tem sido muito estudado por apresentar maior imunidade aos efeitos de canal curto. Porém, a alta resistência parasitária imposta pelas regiões de fonte e dreno nesses dispositivos tem se tornado uma limitação para a sua aplicação nas próximas gerações de circuitos integrados. Este trabalho apresenta um estudo da resistência parasitária em dispositivos FinFET de porta dupla e propõe dois modelos analíticos para estimar o valor desta resistência. O desenvolvimento de modelos analíticos fechados para a resistência parasitária é uma iniciativa importante para conhecer o seu comportamento e facilitar a predição do comportamento de novas tecnologias. Os modelos propostos neste trabalho foram desenvolvidos com base na distribuição do potencial elétrico e do comportamento da corrente observados através de simulações numéricas tridimensionais. O primeiro modelo considera uma geometria de contato retangular e o segundo propõe uma nova expressão para a resistência de contato utilizando o modelo de linhas de transmissão com impedância variável, proximada por uma exponencial, visando reproduzir melhor as geometrias de contato observadas em dispositivos experimentais. Foi feita a análise de sensibilidade dos modelos apresentados em relação às dimensões das regiões de fonte e dreno e à geometria de contato de fonte e dreno e, para as características analisadas, os modelos mostraram-se especialmente sensíveis à variação da largura da aleta e do comprimento de contato. Quando comparado aos dados de resistência parasitária extraídos de simulações tridimensionais, o modelo proposto para geometria de contato retangular apresentou erro percentual máximo de 6,4%, enquanto o erro percentual máximo do modelo anterior da literatura foi 26,8%. O modelo proposto para geometria de contato exponencial apresentou erro percentual máximo de 4,9% quando comparado às simulações com contato exponencial e 8,7% quando comparado às simulações com contato trapezoidal. Quando comparado com dados experimentais de resistência parasitária obtidos da literatura, os modelos propostos apresentaram erro percentual médio de 9,2% para o contato exponencial e 16,6% para o contato retangular. Para o mesmo dispositivo, o modelo da literatura apresentou erro percentual médio de 19,8%. Considera-se, portanto, que este trabalho contribuiu para o aprimoramento dos modelos de resistência parasitária em FinFETs.
Modelos analíticos para efeitos de canal curto em transistores de porta dupla simétricos e assimétricos
(2016) Nascimento, A. S.
A tecnologia Silício-sobre-Isolante (Silicon-on-Insulator - SOI) tem evoluído e oferecido novas arquiteturas para os dispositivos. Dentre os novos dispositivos, o FinFET e o UTBB estão entre os poucos que permitem o escalamento para tecnologias abaixo de 10 nm, quando se trata de maior imunidade aos efeitos de canal curto. Uma ferramenta importante para auxiliar o entendimento dos dispositivos e facilitar a predição de novas tecnologias são os modelos analíticos, que descrevem o comportamento de alguma característica ou efeito presente nos transistores. Neste trabalho, foram estudados e propostos modelos analíticos de resistência parasitária e corrente de dreno em FinFETs e de DIBL (Drain Induced Barrier Lowering – Diminuição da Barreira de potencial Induzida pelo Dreno) em UTBBs. Esses são efeitos parasitários importantes nesses dispositivos que são utilizados como critérios para dizer se uma tecnologia tem ou não uma boa imunidade aos efeitos de canal curto. Em FinFETs, é feita a avaliação dos modelos já existentes para a resistência parasitária, além do estudo e proposta de evolução do modelo de corrente de dreno SDDGM, proposto por Cerdeira et al em 2008, acrescentando a ele a resistência parasitária modelada fisicamente, que antes fazia parte do modelo apenas como um parâmetro de ajuste. A análise dos três modelos de resistência parasitária presentes na literatura mostrou que o modelo de Pereira e Giacomini é o mais adequado, apresentando erros percentuais abaixo de 10% para diferentes características de fonte e dreno, quando comparado aos resultados de simulações numéricas tridimensionais e de dados experimentais de resistência parasitária. Também foi feita a integração do modelo de corrente com o modelo da resistência parasitária, com base na degradação das tensões efetivas aplicadas à porta e ao dreno do dispositivo, permitindo assim a substituição de um parâmetro de ajuste pela resistência parasitária calculada fisicamente através do modelo proposto por Pereira e Giacomini. Essa alteração não acrescenta nenhum parâmetro de ajuste adicional ao modelo de corrente de dreno. O modelo completo de corrente proposto foi avaliado através de simulações numéricas tridimensionais e apresentou boa concordância, reproduzindo muito bem as curvas de corrente de dreno para caracteristícas e polarizações diversas. Em UTBBs, o comportamento do DIBL é investigado em detalhes para temperaturas até 150ºC. A análise é baseada em dados experimentais, simulações numéricas de dispositivos e modelos publicados na literatura. As medidas revelaram aumento do DIBL com o aumento da temperatura. Simulações de dispositivos realizadas para diferentes estruturas de camada fina (totalmente depletadas) mostraram a generalidade desse comportamento. Três modelos analíticos disponíveis na literatura para o cálculo do DIBL: modelo VDT, modelo de Arshad et al e modelo de Fasarakis et al foram avaliados quando aplicados para diferentes temperaturas. Embora o modelo de Fasarakis tenha apresentado os valores mais próximos aos experimentais, a dependência do DIBL com a temperatura foi superestimada para dispositivos com canal mais curto e subestimada para dispositivos com canal mais longo. Foi proposta neste trabalho uma forma de adequar o modelo de Fasarakis et al, através da inclusão da carga de inversão e da posição do canal dependente da temperatura, com o intuito de reproduzir corretamente a variação do DIBL com a temperatura para comprimentos de canal diferentes. Os resultados obtidos mostraram uma boa concordância com os dados experimentais e um significativo ganho de precisão em relação aos modelos da literatura, principalmente para comprimentos de canal na faixa de aplicações de tensão ultra baixa digital e com bom desempenho analógico para a tecnologia estudada.
Uma nova abordagem de projeto de amplificadores integrados para biopotenciais, baseados em pseudo-resistores não lineares
(2016) Benko, Pedro Luiz
Biopotenciais aparecem como resultado de atividades eletroquímicas de certos tipos de células, conhecidas como células excitáveis, existentes em tecidos nervosos, musculares e glandulares. Essas células possuem um potencial de repouso e quando estimuladas geram potenciais transitórios eletroquímicos de ação. A transformação desses potenciais eletroquímicos para sinais eletrônicos mensuráveis é realizada por dispositivos chamados eletrodos-eletrólitos, que realizam a interface entre a pele e sistemas de medição. De forma geral, os biopotenciais captados apresentam níveis contínuos (CC) intrínsecos muito altos em relação ao sinal de interesse, bem como alto nível de ruído, alta impedância de saída e baixa frequência. Amplificadores utilizados para formatarem esses sinais, devem possuir: largura de banda limitada, alta estabilidade de ganho; frequência de corte inferior adequada; baixa distorção; baixo ruído intrínseco (“flicker” e térmico); remoção dos níveis CC intrínsecos dos sinais; alta impedância de entrada e baixa de saída; alta rejeição de ruídos de modo comum; rápida recuperação do sinal de saída após transitório CC e amplificação adequada. Essa pesquisa estudou e analisou o estado da arte em topologias de implementações de circuitos integrados, ponderando vantagens e desvantagens das opções pesquisadas e propõe uma metodologia para novos projetos e sua avaliação. Isso foi executado através de análises de métodos de projeto de circuitos analógicos, simulações e medidas experimentais. Particularmente é apresentada, como estudo de caso, uma nova solução de pré-amplificador em BiCMOS SiGe tecnologia 0,13µm, a ser instalado diretamente em eletrodos, constituindo eletrodos ativos. Ponderando sobre a instalação direta nos eletrodos, destaca-se a aplicação da estrutura MOS conectada de modo a constituir um resistor de valor ôhmico muito elevado (1011 a 1013 O), conhecido nas publicações como pseudo-resistor. Essa estrutura permite a obtenção de constantes de tempo RC muito elevadas (segundos) com capacitâncias implementadas diretamente na estrutura MOS (alguns pFs). Esse trabalho utiliza essa estrutura e exibe um método pioneiro de caracterização e modelagem para sua aplicação em simulações SPICE. Também é apresentado o projeto e simulação em CMOS tecnologia AMIS 0,50µm para efeito de comparações.
Pesquisa de um sensor táctil incorporado a um tecido aplicável à internet das coisas - IOT
(2016) Guedes, Carlos Eduardo Silva
Este trabalho tem como objetivo principal a pesquisa de uma técnica para captação de informações via tecido vestível. Os circuitos e softwares de processamento desenvolvidos baseiam-se em um dispositivo lógico programável e possuem total conectividade com a rede de computadores através de protocolos de comunicação Ethernet. Esta facilidade de integração permite que o tecido aqui desenvolvido possa ser utilizado de forma ampla e integrado em dispositivos com foco de Internet das coisas (IOT), que é uma tendência tecnológica no momento. Foram comprovadas também as propriedades capacitivas do conjunto e identificados os valores das capacitâncias variáveis que compõem o mesmo. Outro ponto importante foi a proposta de minimizar a utilização de pinos individuais para excitação das linhas e colunas que formam a matriz de leitura. Isto aproxima o uso deste tecido sensor em aplicações comerciais devido à facilidade de implementação eletrônica. Um outro tópico importante deste trabalho é o estudo da força exercida em relação ao toque. Foi possível demonstrar que a capacitância sofre variação com o toque, e avaliar a sensibilidade do sensor.
Projeto e caracterização de diodos PIn laterais-topologias, características e proposta de uma nova configuração
(2017) Novo, C.
A exploração científica e tecnológica no campo da óptica é atualmente limitada pela capacidade de detecção do sensor utilizado. Basicamente, estes fotodetectores são compostos por elementos sensíveis à radiação eletromagnética, que deveriam converter, com grande eficiência, um sinal óptico em um sinal elétrico. Entretanto, ainda existem lacunas de conhecimento no que diz respeito ao funcionamento dos detectores ópticos. Este trabalho consiste na análise profunda das características dos diodos PIN de silício em diferentes tecnologias, os quais são largamente utilizados como detectores ópticos em escala comercial pela indústria de semicondutores. Os diodos PIN laterais são compostos por uma região P+ e uma região N+, intercaladas por uma região intrínseca e são utilizados principalmente em sistemas de imagem em geral, sistemas de comunicações ópticas e sistemas para aplicações especiais, tais como indústria médica, indústria do meio ambiente, indústria de petróleo e gás, indústria de segurança, indústria automotiva, indústria espacial e bélica, entre outras. Além disso, também podem ser utilizados para determinar o comprimento de onda e a intensidade da radiação eletromagnética incidente em um sistema óptico. Para o bom uso nessas aplicações, é importante a análise mais profunda dos detectores de radiação eletromagnética PIN, operando em ambientes hostis, tais como temperaturas extremas e a utilização de terminais de controle para melhorar o seu desempenho. O foco deste trabalho é a análise da eficiência quântica, responsividade e relação sinal-ruído dos detectores sujeitos à variação de tecnologias de fabricação. Para que isto seja possível, alguns fotodiodos foram desenvolvidos integralmente para este trabalho, desde a elaboração do leiaute, até a sua fabricação e caracterização experimental através da emissão óptica de LEDs (Light Emiting Diodes), utilizando um microespectômetro que opera na faixa de 350 a 800nm. A análise foi dividida pelo tipo de aplicação requerida, já que o processo tecnológico envolvido é diferente para cada aplicação. Para os sensores de imagem foi demonstrado que a maior responsividade alcançada foi de 0,45 A/W para o vermelho e 0,035 A/W para o azul em temperatura ambiente. Já em altas temperaturas (T=500K), o dispositivo atingiu 0,77 e 0,052 A/W para o vermelho e azul, respectivamente. Já para o caso de aplicações especiais, a utilização da tecnologia SOI (Silicon On Insulator) apresentou-se como alternativa muito favorável, pois fornece a possibilidade de utilização do back-gate (porta traseira), cuja análise em conjunto com a variação da temperatura, foi inovadora na comunidade científica. No caso de baixas temperaturas (T=100K), a melhor condição de polarização é no modo de inversão, chegando a atingir 37,5% de eficiência com VBG de +6V. No caso de temperaturas superiores a 300K, a melhor condição é no modo acumulação, chegando a uma eficiência de 61,9% para T=300K e 84,52% para T=500K (ambas com VBG=-2V). Através de toda a análise desenvolvida, foi possível propor um projeto de dispositivo inovador, o qual foi chamado de diodo PG-PIN (Partially-Gated PIN Diode), que consiste em um diodo PIN lateral com porta parcial adjacente à região N+. A polarização do terminal de porta funciona como um sinal de controle capaz de alterar a resposta do dispositivo, resultando na determinação do comprimento e intensidade da radiação eletromagnética incidente. Este dispositivo é capaz de substituir a utilização de filtros de cor em um sistema óptico, fazendo com que o sistema seja mais vantajoso economicamente e com melhor desempenho.

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