Navegando por Orientador "Souza, Michelly de"

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Análise da mobilidade em transistores SOI de canal gradual visando simulações de circuitos
(2020) Silva, L. M. B.
de-Semiconductor Field Effect Transistor) é um transistor SOI cujo canal está dividido em duas regiões: uma região fortemente dopada e outra região fracamente dopada. A redução da concentração de dopantes na região do canal próximo ao dreno permite que os transistores GC SOI apresentem uma série de vantagens com relação ao transistor SOI convencional, uniformemente dopado, apresentando melhores características analógicas, tais como maior nível de corrente, aumento da transcondutância, redução da condutância de dreno, o que implicaem maior tensão Early, e maior tensão de ruptura. A associação destas características faz com que o GC SOI MOSFET tenha grande potencial para aplicações em circuitos integrados analógicos. Uma das etapas do projeto de circuitos integrados é a simulação destes circuitos. Para isto, é necessário que existam modelos analíticos que descrevam adequadamente os dispositivos eletrônicos. Embora exista um modelo proposto para o transistor GC SOI, este não se encontra implementado em simuladores comerciais. Desta forma, alguns trabalhos demonstram a simulação deste transistor através da associação série de dois transistores SOI uniformemente dopados com diferentes concentrações e portas curto-circuitadas. Entretanto, a adoção desta estratégia faz com que seja necessário utilizar o dobro de transistores no circuito simulado. Adicionalmente, são inseridas as capacitâncias de fonte e dreno do ponto intermediário entre os dois transistores. Com vistas à simulação e projeto de circuitos integrados analógicos utilizando a estrutura de canal gradual, neste trabalho é apresentado um estudo da mobilidade efetiva dos transistores GC SOI. O objetivo é simular o transistor de canal gradual utilizando modelos disponíveis em simuladores comerciais para transistores SOI uniformemente dopados, através do ajuste de seus parâmetros, que são dependentes dos comprimentos e concentrações das duas regiões do canal. O trabalho demonstra que utilizando parâmetros de mobilidade como a mobilidade de baixo campo (µ0) e os fatores de degradação, linear (?1) e quadrático (?2), extraídos pelo método Y-Function e realizando ajustes no parâmetro PCLM, incluso no modelo BSIM-SOI e que é relacionado ao efeito de modulação de canal, é possível reproduzir o comportamento nas curvas da corrente de dreno (IDS) e transcondutância (gm) em função da tensão de porta (VGS) e nas curvas da corrente de dreno (IDS) e condutância de saída (gD) em função da tensão de dreno(VDS) utilizando um único transistor SOI MOSFET uniformemente dopado em um simulador SPICE. Os resultados apresentaram um erro máximo de 5,26% e 10,34% nas curvas da corrente de dreno (IDS) e transcondutância (gm), respectivamente, em função da tensão de porta (VGS) para baixa tensão de dreno (VDS) em transistores GC com comprimento de canal (L) de 1 µm e 2 µm. Para alta tensão de dreno (VDS), os erros obtidos foram de 10,68% e 14,08% nas curvas da corrente de dreno e transcondutância, respectivamente, em função da tensão de porta (VGS) para transistores GC de 2 µm. As curvas da corrente de dreno(IDS) em função da tensão de dreno (VDS) apresentaram um erro menor que 5,4% com sobretensão de porta (VGT) variando de 200mV a 600mV. Foi reproduzida a condutância de saída (gD) em função da tensão de dreno (VDS), apresentando uma melhor aproximação com os dados experimentais através de ajuste no parâmetro PCLM. Os melhores resultados foram obtidos para baixa sobretensão de porta (VGT) na região de saturação. O ajuste do parâmetro PCLM conjuntamente com os parâmetros de mobilidade, (µ0), (?1) e (?2), permitiram simular o comportamento do transistor GC com boa aproximação, o que pode tornar tal abordagem interessante para uma etapa inicial de simulação analítica de circuitos integrados analógicos utilizando o transistor GC SOI MOSFET
Estudo comparativo de transistores SOI planares de alto desempenho analógico
(2022) Alves, C. R.
Devido às vantagens que transistores SOI (Silicon-On-Insulator) MOSFETs apresentam em relação aos dispositivos MOS convencionais implementados em lâminas de silício, o interesse por seu uso em circuitos integrados vem crescendo na indústria de semicondutores. Buscando sempre uma melhora dos parâmetros elétricos e analógicos o estudo dessa estrutura é algo essencial para melhorar eventuais desvantagens da estrutura, como a baixa tensão de ruptura. Com este intuito algumas estruturas de alto desempenho foram propostas, tais como os transistores SOI de canal gradual (GC – Graded-Channel) e a associação série de transistores assimétrica de transistores SOI (A-SC – Asymmetric Self-Cascode), que é composta por dois transistores com tensões de limiar distintas associados em série com as portas curto-circuitadas. Este trabalho tem como objetivo o estudo comparativo de parâmetros analógicos e das capacitâncias dessas duas estruturas de dispositivos. São apresentados parâmetros de pequenos sinais e ganho de tensão de malha aberta, bem como as trascapacitâncias, que afetam diretamente o fator de tempo dos circuitos em aplicações analógicas, mas cujo comportamento foi pouco estudado na literatura. Essa análise será feita através de simulações numéricas bidimensionais e medidas experimentais em transistores fabricados. Para isso serão utilizadas as curvas de corrente e de capacitância em função da tensão de porta para dispositivos GC SOI MOSFETs e A-SC SOI MOSFETs com variações no comprimento de canal efetivo
Estudo do efeito DIBL em função da temperatura em nanofios transistores SOI MOS de efeito de campo
(2023) Pizzanelli, Riccardo
Este trabalho apresenta um estudo comparativo da redução da barreira induzida por dreno, DIBL (Drain Induced Barrier Lowering), para os nanofios transistores SOI MOS de efeito de campo nas estruturas modo inversão e junctionless (sem junção). O principal objetivo deste traba-lho é analisar a variação do DIBL em função da temperatura na faixa entre, 300 K, 400 K, 500 K e 580 K, para diferentes larguras de canal. Para o que o estudo fosse realizado, foram feitas me-didas em amostras de transistores nanofios modo inversão e sem junção, tipo “n”, com compri-mento de canal de L = 40 nm e L = 100 nm, larguras da aleta de silício de 12 nm, 22 nm e 42 nm, altura da aleta de silício de 9 nm e tensões de dreno de VDS = 40 mV e VDS = 900 mV para ambas as estruturas que possuem dimensões idênticas. Para a análise das estruturas e seu comportamento elétrico, foi realizada a extração de parâmetros por meio de medidas experimentais nas respectivas temperaturas mencionadas acima e por meio de simulações numéricas tridimensionais. Com os dados coletados e as medidas realizadas, foi demonstrado que nanofios transistores sem junção apresentam valores menores para o DIBL do que os nanofios modo inversão, assim como, quando analisada a variação do DIBL em relação a temperatura. Comparando o DIBL em nanofios modo inversão e sem junção observa-se uma redução de 36% do efeito em favor dos transistores sem junção para o Wfin = 12 nm, 25% para o Wfin = 22 nm e 34% para o Wfin = 42 nm. Assim, quando os nanofios sem junção e modo inversão são comparados em relação ao efeito DIBL em função da temperatura, a variação sofrida pelo transistor sem junção é menor, o que indica menor depen-dência das características elétricas com a temperatura. A menor dependência com a temperatura do transistor sem junção se dá pela relação que o potencial de Fermi possui com a concentração intrínseca de portadores, concentração de dopantes e a temperatura
Simulação e caracterização elétrica de dispositivos fotossensores implementados em tecnologia SOI
(2020) Rodrigues, Edson José
Este trabalho apresenta uma análise das principais características de desempenho de fotodiodos PIN laterais implementados em tecnologia SOI de camada fina, quando iluminados por comprimentos de onda, na faixa entre azul e ultravioleta (UV), e submetidos a variações de temperaturas. Simulações numéricas bidimensionais foram realizadas para analisar características tais como corrente fotogerada, absorção, eficiência quântica e responsividade. Nesta análise foi considerada a influência da variação entre 40 nm e 500 nm da espessura da camada de silício (tSi) e do comprimento da região intrínseca (Li) entre 5 e 30 ?m para avaliação do desempenho do fotodiodo em diferentes comprimentos de onda, na faixa do azul e ultravioleta (UV). Foram estudados diferentes conjuntos de modelos físicos nas simulações, com o objetivo de reproduzir tendências reportadas na literatura. Através de medidas experimentais das intensidades de potências incidentes em função da distância, foram caracterizadas as fontes luminosas com o uso de diodos emissores de luz nos comprimentos de onda, ultavioleta UV (390 nm), violeta (410 nm) e azul (460 nm), adaptados para fornecerem a energia luminosa na região fotossensível dos fotodiodos experimentais também caracterizados para temperaturas entre 100 K e 400 K. As simulações mostram que há uma relação de dependência entre a espessura do filme de silício (tSi) e o comprimento de região intrínseca (Li), que quando avaliados e dimensionados simultaneamente possibilitam a otimização da eficiência quântica e da responsividade dos fotodiodos PIN SOI na definição da tecnologia para aplicações em comprimentos de ondas específicos. Os resultados mostram que eficiência quântica em torno de 28 % e responsividade em torno de 85 mA/W para uma dada tecnologia apresentaram a mesma tendência que os resultados experimentais, levando-se em conta a faixa de comprimento de onda e temperatura. Os resultados também mostram uma tendência quase linear da relação entre espessura do filme de silício (tSi) e a absorção (profundidade de penetração da luz), de modo que, em espessuras mais finas de filme de silício o dispositivo será mais seletivo para comprimentos de ondas baixos, ou seja, mais próximos a UV