Programa de Pós-Graduação de Mestrado e Doutorado em Engenharia Elétrica

URI Permanente desta comunidade

https://repositorio.fei.edu.br/handle/FEI/713

Navegar

Agora exibindo 1 - 9 de 9

Análise dos acoplamentos térmico e capacitivo de transistores FD SOI de camadas finas e memórias resistivas RERAM
(2023) Costa, Fernando José da
Transistores de camadas ultrafinas e memórias resistivas são alguns dos dispositivos na vanguarda das pesquisas. O comportamento térmico é de suma importância em um sistema eletrônico, e ainda há muitas lacunas a respeito dos efeitos térmicos em transistores de última geração, bem como sobre sua atuação em níveis de integração. Também no campo das memórias emergentes, muitas dúvidas permanecem sobre as propriedades de armazenamento de dados em sistemas compostos por memórias denominadas resistivas. Este trabalho tem como objetivo estudar o acoplamento térmico entre múltiplos transistores, assim como a caracterização elétrica de memórias resistivas por meio de simulações numéricas e medidas elétricas experimentais. O estudo demonstrou que em escalas nanométricas de integração há a ocorrência de acoplamentos térmico e capacitivo entre os transistores o que produz degradações nas principais figuras de mérito dos transistores como a tensão de limiar e a inclinação de sublimiar. Porém, a condutância de saída pode ser influenciada de maneira positiva pelo acoplamento térmico sendo modulada de valores negativos para valores positivos de acordo com a proximidade entre os dispositivos. As estruturas em cascata apresentam características elétricas e térmicas superiores a um transistor único de comprimento de canal equivalente. Os espelhos de corrente apresentam um acoplamento térmico que produz uma redução geral da corrente no dispositivo de entrada à medida que os dispositivos estão localizados próximos um do outro, de maneira que o compartilhamento da temperatura no sistema leva os dispositivos a operarem com maior precisão de espelhamento. A caracterização das memórias resistivas pelas medidas da capacitância da estrutura se mostrou promissora para a visualização dos múltiplos estados resistivos. A memória tratada de maneira a incorporar mais vacâncias de oxigênio em seu material dielétrico se mostrou como uma melhor alternativa para se obter maior distribuição de estados resistivos requeridos para o desenvolvimento de sistemas de computação em memórias multiníveis
Aplicação de transistores SOI sem junções em espelhos de corrente de diferentes arquiteturas
(2023) Shibutani, André Balbino
O transistor sem junções (JNT) é um transistor de efeito de campo com características de ultrabaixa potência, que apresenta características elétricas promissoras em comparação com os SOI MOSFETs modo inversão, além de um processo de fabricação mais simples. Na perspectiva analógica, o transistor apresenta uma baixa condutância de saída, um alto ganho de tensão de malha aberta em baixas frequências, uma inclinação de sublimiar próxima ao ideal e um baixo DIBL (Drain Induced Barrier Lowering). Complementarmente, o transistor dessa pesquisa usa a tecnologia de silício-sobre-isolante (SOI – Silicon-On-Insulator) juntamente com a tecnologia de porta tripla, ambas melhorando o acoplamento capacitivo e o controle das cargas do canal. Apesar das vantagens do JNT mencionadas sugerirem uma fácil implementação em circuitos integrados, o transistor tem uma peculiaridade que consiste na dependência da tensão de limiar com as dimensões do dispositivo e com a concentração de dopantes da região ativa. Assim, em face dessas dificuldades, o trabalho avalia a configuração do espelho de corrente de fonte comum constituído por transistores MOS (Metal-Oxide-Semiconductor) sem junções de efeito de campo compostos por arranjos simétricos com diferentes concentrações de dopantes. Ademais, com o intuito de entender o comportamento como fonte de corrente, uma corrente normalizada fixa de 1µA é aplicada a entrada dos espelhos de corrente desse trabalho enquanto a corrente de saída é variada de 0 a 3V. Entre as simulações numéricas 3D realizadas, cujos transistores foram calibrados a partir de medidas experimentais, o erro de precisão de espelhamento dos espelhos de corrente simétricos indica um melhor desempenho de transistores de menores dimensões (Para ND = 5 x 1018 cm-3, Wfin = 10 nm e tensões de saída maiores que 0,4 V, o máximo erro de precisão de espelhamento é de 14,01%, 0,15% e 0,15% para os espelhos de corrente fonte comum, Wilson e Cascode, respectivamente). Por outro lado, os resultados sugerem que, para configurações assimétricas, os transistores sem junções podem apresentar precisões de espelhamento similares a MOSFETs modo inversão, dependendo da concentração de dopantes da região ativa. Adicionalmente, as configurações Cascode e Wilson também são estudadas com o enfoque de melhorar o desempenho dos espelhos de corrente de fonte comum. Com esse intuito, os níveis de condutância e transcondutância são analisados para cada configuração, uma vez que ambas as figuras de mérito, no geral, são menores que as encontradas em SOI MOSFETs modo inversão, o que resulta em resistências de pequenos sinais diferenciadas para os espelhos de corrente de configurações fonte comum, Wilson e Cascode
Desenvolvimento de uma técnica baseada no conceito de bombeamento de cargas para extração das armadilhas de interface em transistores MOS sem junções
(2021) Fonte, Ewerton Teixeira da
Neste trabalho, é apresentado um estudo que visa deteminar a densidade de armadilhas de interface em transistores MOS sem junções (JNT). Uma vez que a quantidade de defeitos contida nas interfaces do dispositivo está ligada diretamente à sua qualidade, ter ferramentas que possam mensurá-las sem danificar o dispositivo torna-se necessário. Frente a isso, este trabalho tem como foco o estudo das armadilhas de interface (defeitos). Assim, visando determinar a densidade de armadilhas presentes neste dispositivo foi proposto um método de bombeamento de cargas adaptado em relação ao aplicado em transistores convencionais. O JNT é fabricado na tecnologia SOI e tem como principal característica uma dopagem de mesmo tipo e concentração desde a fonte até o dreno. Com isso é possível diminuir o tamanho do canal quando comparado ao transistor SOI MOS convencional modo inversão. Como primeira parte do projeto, foram efetuadas simulações 2D de um dispositivo com diversas concentrações de armadilhas diferentes e foi observado que, conforme essa concentração aumenta, os valores de tensão de limiar e tensão de faixa plana também tiveram um aumento significativo, sendo 80 mV e 150 mV, respectivamente, ao se variar a concentração de 0 para 8x1012 eV-1cm-2. Uma curva simulada em resposta à corrente de bombeamento no tempo também foi obtida e é notável a diferença no tempo de decaimento do valor de corrente com a alteração na densidade de armadilhas. A partir de medidas experientais, foram extraídas as curvas de Id x Vgs para a extração da tensão de limiar e, então, o método de bombeamento foi aplicado aos dispositivos, onde foi obtida uma resposta onde pôde ser estudado o comportamento. Com esse resultado, é possível efetuar o cálculo das armadilhas de interface contidas no dispositivo e comparar com a quantidade efetiva de cargas que foram energizadas, onde pode ser comprovada a tendência da resposta do método proposto.
Estudo de diodos PIN fabricados em substratos SOI operando como células solares
(2018) Silva, F. O. S.
O trabalho apresentado demonstra o uso de diodos PIN fabricados no substrato de lâminas de tecnologia SOI, operando como células solares, visando à conversão de energia solar em eletricidade. A implementação de tais dispositivos no substrato das lâminas tem como objetivo a construção de sistemas autônomos, em que os diodos PIN possam prover energia suficiente para os circuitos na parte ativa da lâmina. O foco da pesquisa atual sobre o dispositivo acima mencionado consiste na relação do comprimento de sua região com dopagem intrínseca com os resultados em termos de rendimento e fator de forma, dados fundamentais na caracterização de uma célula solar. A célula apresentada aqui demonstra resultados com rendimento variando entre 7 e 8% e fator de forma com média da ordem de 80%. A princípio foram utilizados dispositivos PIN sem porta e foram feitas simulações com a ferramenta Sentaurus com fonte de luz monocromática e um espectro solar completo em seguida. Na sequência, foi implementada uma porta à estrutura do dispositivo e aplicada, a esta, diferentes polarizações (0 e 5 V) para comparar seus resultados aos dos dispositivos sem porta. Por fim, foram consideradas diferentes temperaturas de operação, visando obter resultados mais próximos das situações reais de funcionamento.
Estudo do comprimento efetivo de canal em transistores soi sem junções
(2024) Silva, Éverton Matheus da
Desde meados da década de 60, os MOSFET (Metal-Oxide-Semiconductor-Field Efect Transistor) constituem o mais importante componente utilizado em circuitos eletrônicos. Com a contínua redução do tamanho dos dispositivos, buscando-se aumentar a capacidade de processamento sem grande incremento na área dos chips e em sua potência elétrica dissipada, diversos efeitos indesejáveis começam a ser observados. Tais efeitos são denominados de canal curto (SCEs) e se devem à redução do controle da porta sobre as cargas de depleção geradas na região do canal, devido ao aumento da influência das regiões de depleção de fonte e dreno sobre as cargas na região de canal. Diversas tecnologias foram desenvolvidas visando proporcionar uma maior imunidade aos SCEs, como os transistores de múltiplas portas e a tecnologia silício-sobre-isolante (SOI). Entretanto, a fabricação de transistores de dimensões extremamente reduzidas (sub-20 nm) começa a apresentar outros gargalos como a formação das junções de fonte e dreno sem a difusão de dopantes para o interior da região de canal. Assim, foi desenvolvido um novo dispositivo, denominado Transistor Sem Junções (Junctionless Nanowire Transistor – JNT), em que o tipo de dopantes é o mesmo nas regiões de fonte, canal e dreno. Este transistor usualmente tem múltiplas portas e é fabricado em tecnologia SOI. Diferentemente dos transistores convencionais que operam em regime de inversão, transistores sem junções operam em regime de depleção parcial e acumulação. Assim, considerando um dispositivo construido com um nanofio tipo N, para tensão de porta igual a zero, toda a camada de silício na região de canal se encontra depletada. Conforme se aumenta a tensão de porta, a região de depleção diminui, permitindo a formação de um canal de condução (Componente de corrente de corpo Icp). Devido à ausência de junções e ao modo de funcionamento, quando polarizado em regime de sublimiar, a região de depleção de canal que impede a condução se estende em direção às regiões de fonte e dreno, de modo a aumentar o comprimento efetivo do dispositivo, reduzindo a ocorrência de efeitos de canal curto. Atualmente, não existem metodos experimentais maduros citados na teoria para a extração do comprimento efetivo de canal no JNT, logo, neste trabalho é apresentado um método de extração do comprimento efetivo de canal a partir da capacitância de porta em transistores MOS sem junções. Foi avaliada a relação de dependência entre o comprimento efetivo de canal e o valor da capacitancia de porta, tanto de forma experimental, quanto através de simulações numéricas, através do simulador Sentaurus device. Os resultados obtidos indicam que o comprimento efetivo de canal é da ordem de 10 a 15 nm superior ao comprimento da máscara, considerando estruturas operando em modo acumulação com tensão de dreno VDS = 50mV, comprimentos de canal de máscara variando entre 30nm e 100nm e comprimentos de fonte e dreno variando entre 5nm e 30nm para estruturas simuladas com e sem espaçadores e estruturas físicas com comprimentos de canal de 10um e 100nm com 50 fins paralelos e largura do fin de 1um, sendo estas com espaçadores e comprimento de fonte e dreno de 15nm, os resultados obtidos apresentam características que podem ser extremamente importantes em nós tecnológicos avançados
Estudo do efeito de autoaquecimento em transistores SOI-MOSFET fabricados em tecnologia de camadas ultra finas (UTB e UTBB)
(2018) Costa, F. J.
A tecnologia silício sobre isolante (Silicon-on-Insulator – SOI), aplicada à transistores MOS de efeito de campo, constitui um dos avanços na área de micro e nanoeletrônica. Uma vez adotada em substituição aos transistores MOS convencionais, ela diminui consideravelmente os efeitos de canal curto, promovendo uma série de melhorias nas características elétricas dos dispositivos. Apesar das vantagens apresentadas, alguns novos obstáculos são detectados ao se utilizar a tecnologia SOI, como o efeito de autoaquecimento. O calor gerado por efeito Joule, dissipado através do substrato em transistores MOS convencionais, encontra no óxido enterrado usado como isolante nos transistores SOI, um obstáculo, pois este isolante possui baixa condutividade térmica em relação ao silício utilizado no substrato do MOS convencional. O aumento da temperatura produz alterações no funcionamento do dispositivo como a redução na corrente de dreno decorrente da degradação da mobilidade dos elétrons. A fabricação de transistores SOI em camadas de silício e óxido enterrado ultrafinas, (Ultra Thin Body and Buried Oxide - UTBB), tem demonstrado melhorias em suas propriedades físicas e elétricas. A menor espessura do óxido enterrado torna possível uma influência mais significativa da polarização do substrato no funcionamento do transistor, bem como uma redução significativa no efeito autoaquecimento. Assim, este trabalho teve como objetivo o estudo das propriedades térmicas em transistores de camadas ultrafinas de óxido enterrado e silício, bem como a influência da polarização do substrato em suas propriedades térmicas. O estudo efetuado através de simulações e medidas experimentais demonstrou que a implementação do plano de terra não provocou mudanças significativas nas propriedades térmicas, bem como a polarização do substrato produz uma variação na resistência térmica de 9 % com potencial aplicado ao substrato entre -2 e 2 V, uma vez que o perfil de distribuição de cargas ao longo canal se altera de acordo com o potencial aplicado.
Estudo do efeito NBTI em transistores MOS sem junções
(2018) Graziano Júnior, N.
No presente trabalho, a degradação por efeito NBTI (Negative Bias Temperature Instability) foi analisada em transistores MOS sem junções (JNTs) com canal tipo P. O efeito NBTI incide sobre a confiabilidade dos dispositivos, especialmente para comprimentos de canal nanométricos. Este efeito está associado à degradação do dielétrico de porta dos dispositivos ao longo do tempo devido à presença de armadilhas de interface, sendo responsável por uma degradação da corrente (ID) e tensão de limiar (VTH) dos dispositivos. Os transistores JNTs são dopados com o mesmo tipo de dopante no canal, fonte e dreno, fato este que redunda em vantagens como o menor efeito de canal curto e beneficia o maior escalamento em relação a outras estruturas1 . Os dispositivos JNTs possuem a maior parte da carga fluindo pelo interior do canal, além de apresentarem menor campo elétrico na região de canal. Portanto, observa-se que tais dispositivos estão menos sujeitos as armadilhas de interface. Assim, ao longo deste trabalho, objetivou-se verificar se estas características fazem com que transistores produzidos nessa tecnologia sejam menos suscetíveis à degradação por efeito NBTI. Para tal, foram simulados dispositivos JNTs com concentração de dopantes de 5x1018 cm-3 e 1x1019 cm-3 e diferentes comprimentos de canal entre 20 nm e 100 nm. Para fins comparativos, usamos transistores FinFET (FD-SOI) como referência, pois já possuem uma grande gama de estudos. Todos os dispositivos foram submetidos a duas tensões de dreno diferentes, -0,05 V e -0,9 V. A princípio, as simulações tiveram por objetivo a obtenção dos valores da tensão de limiar para cada dispositivo estudado. Depois, com os valores das tensões de limiar calculados, foi obtida a degradação da tensão de limiar dos dispositivos devido ao NBTI. A análise descrita acima foi repetida em dispositivos JNTs experimentais e o comportamento destes foi comparado com os simulados. Pôde-se concluir que a degradação por efeito NBTI em transistores JNT é inferior à obtida em transistores modo inversão de dimensões similares. Em dispositivo JNTs com concentração de dopantes de 1x1019 cm-3 a variação média da tensão de limiar foi de 0,04 V, enquanto que FinFETs apresentaram uma degradação da ordem de 0,06 V. Observou-se, outrossim, que a degradação por efeito NBTI em dispositivos JNTs é inversamente proporcional ao comprimento de canal, à concentração de dopantes e à tensão de dreno.
NBTI em transistores sem junções fabricados na tecnologia SOI
(2022) Graziano Júnior, N.
Aqui apresenta-se o estudo do efeito Negative Bias Temperature Instability (NBTI) em dispositivos Junctionless Nanowire Transistors (JNTs). Primordialmente, dispositivos JNTs se diferem de dispositivos implementados em tecnologia metal óxido semicondutor (MOS) modo inversão convencionais ou mesmo de dispositivos modo inversão implementados em tecnologia Silicon-On-Insulator (SOI) mais notoriamente, por apresentarem o mesmo tipo de dopagem para canal, fonte e dreno. É de se destacar que essa concepção implique em diversas diferenças entre o funcionamento de dispositivos experimentais JNTs em comparação ás tecnologias mais presentes no mercado. Esse diferencial redunda em um comportamento ímpar quando se aborda a degradação pelo efeito NBTI. Tal efeito é decorrente da existência de átomos de hidrogênio dispersos na interface entre o óxido de porta e o silício do canal. A consequência mais relevante do NBTI consiste no deslocamento da tensão de limiar (VTH) dos dispositivos ao longo do tempo. Para elucidar o mecanismo de ação do efeito NBTI, empreenderam-se diversos estudos de parâmetros que se relacionam a este fenômeno. Insta citar a variação do comprimento no canal, o campo elétrico, a densidade de armadilhas de interface, densidade de lacunas, potencial de superfície, temperatura, entre outros, e como estes se relacionam. Ainda foi considerado o aspecto característico com que a corrente flui pelo canal dos dispositivos JNTs, ou seja, a maior parte flui pelo centro do canal. A premissa que valida o aprofundamento do estudo do efeito NBTI em dispositivos JNTs, vem de trabalho anterior, que demonstrou que dispositivos JNTs apresentam menor degradação NBTI que dispositivos FinFET com características semelhantes. Os resultados colhidos, demonstram de forma bastante incisiva que dispositivos JNTs operando em depleção parcial estão menos sujeitos ao NBTI. Os dados obtidos, também apontam que o campo elétrico vertical que em dispositivos mais comuns, impactam de maneira bastante direta o NBTI, já em dispositivos JNTs, essa relação depende do regime de operação. Ainda é possível afirmar que a qualidade do óxido de porta que se reflete na densidade de armadilhas de interface, é bastante significativa para o NBTI. Por outro lado, a variação da temperatura, tem importância relativamente menor, e em certas condições, vem até a mitigar esse efeito deletério. Há ainda, diversos aspectos e variáveis aqui estudados que incidem na maneira que o NBTI influencia o comportamento dos dispositivos JNTs, Essas particularidades e suas implicações, faz com que essa pesquisa resulte em uma tese com características interessantes
ruído telegráfico em transistores sem junções
(2021) Picoli Júnior, M. P.
Neste trabalho é apresentado um estudo dos efeitos causados pelas armadilhas de interface em transistores MOS (Metal Oxide Semiconductor) sem junções (Junctionless Nanowire Transistors – JNTs), mais especificamente de uma vertente de seus efeitos, o ruido telegráfico (Random Telegraph Signal – RTS). O objetivo é analisar, através de simulações numéricas, quais são os efeitos do ruído telegráfico em JNTs de diferentes larguras, avaliando as correlações entre a densidade de armadilhas de interface e os efeitos em suas propriedades elétricas, como na corrente de dreno, por exemplo. Estes dispositivos apresentam uma concentração constante de dopantes entre a fonte e o dreno, possibilitando que se sobressaia quando comparado com transistores convencionais durante o processo de fabricação, pois evita um problema comum que é a difusão de dopantes para o interior do canal durante as implantações de fonte e dreno para transistores de tamanho reduzido (em nós tecnológicos inferiores a 20nm). Os transistores sem junções apresentam condução em modo de deplação parcial ou acumulação, o que faz com que o efeito das armadilhas em seu ruído de baixa frequência seja diferente daquele observado em transistores de modo inversão, visto que o comportamento do potencial na interface silício-óxido é diferente em ambas as estruturas. Assim, o estudo do ruído telegráfico em JNTs se faz necessário, uma vez que ajuda a entender melhor os efeitos presentes no dispositivo e pode auxiliar na escolha de técnicas aplicadas no processo de fabricação destes componentes. Primeiramente, foram realizados estudos sobre os transistores e as tecnologias implementadas nos JNTs mais atuais. Em seguida, utilizando modelos numéricos, foram feitas simulações para diversos comprimentos de canal. Nesta dissertação de mestrado, são apresentados resultados de simulações numéricas, validados através de resultados experimentais, onde se pode observar que o mecanismo de condução afeta de modo significativo o comportamento do RTS, uma vez que altera o campo elétrico e o potencial de superficie do dispositivo. Foi possível notar também sua depêndencia com as características elétricas e posicionamento das armadilhas de interface no interior do canal do dispostivo, onde se pode concluir que armadilhas posicionadas mais próximo à região de fonte resultam em um aumento do RTS.

Navegar

Navegando Programa de Pós-Graduação de Mestrado e Doutorado em Engenharia Elétrica por Orientador "Doria, R. T."

Resultados por página

Opções de Ordenação