Programa de Pós-Graduação de Mestrado e Doutorado em Engenharia Elétrica

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Aplicação do método SPLIT-CV para obtenção da mobilidade em nanofios transistores MOS
(2022) Ccoto, Coco Urbano
Este trabalho tem por objetivo analisar a mobilidade dos nanofios transistores MOS, com diferentes larguras de aleta de Si que foi extraído usando a técnica de SPLIT-CV. Para realização deste trabalho de dissertação, foram utilizadas medidas experimentais de nanofios transistores MOS de porta tripla, fabricados em tecnologia de SOI (Silicon-On-Insulator). Na introdução teórica foram explicados os fatores que influenciam a mobilidade total dos portadores como: tensão de substrato e largura da aleta. Foi comprovado, através dos resultados das extrações, uma melhora significativa na mobilidade, por exemplo para o dispositivo de 12nm, com aplicação da tensão de substrato de 20V, obteve uma melhoria da de aproximadamente 12%, e para o transistor de 82nm obteve uma melhora de 30%. Outro ganho importante a ser mencionado, foi da mobilidade total entre o transistor de 12nm e de 82nm , de aproximadamente 24%, para tensão de substrato de 0V. Com polarização do substrato de 20V foi de aproximadamente 39%. Considerando o fator da influência da largura de aleta, os transistores obtiveram um ganho médio de 19% a cada variação da largura de aleta. Isso comprova claramente que ao combinar a variação da tensão de substrato com a variação da largura de aleta, é possível atingir melhores valores de mobilidade, onde o deslocamento do centroide do canal, que é uma região do canal, onde os portadores atingem maiores velocidades, e são menos influenciados por mecanismos de espalhamento, como rugosidade da superfície µSi, que degradam a mobilidade. Este último fator, está fortemente relacionado com a orientação cristalográfica das portas do canal, que foi explicado em uma seção dedicada ao estudo e extração das mobilidades nas regiões do canal, chamadas de front channel, que é uma região composta entre o óxido de porta e o semicondutor; e a região do back-channel, região inferior do canal composta entre o óxido enterrado e o semicondutor, que é controlada pela tensão de substrato. Para extração da mobilidade, sem tensão de substrato, na região do front channel, no plano superior e laterais dos transistores, foi usado a técnica de separação por corrente de superfície, juntamente com as equações de SPLIT-CV. Os resultados obtidos, demonstraram o ganho da mobilidade, entre o primeiro nanofio de 12nm e o último de 82nm, de 10% no plano superior, comprovando que a mobilidade de elétrons é maior no plano superior que nas laterais para todas as amostras. Para confirmar os resultados obtidos, as somatórias das mobilidades foram comparadas com os valores da mobilidade efetiva total, gerando uma efetividade do método de 88%, indicando que a técnica de extração condiz com a teoria da mobilidade dos portadores. Adicionalmente, ao aplicar uma polarização de substrato de 20V, foi possível observar uma região inversão na estrutura dos nanofios na região do back-channel, atuando como uma quarta porta em volta do canal. O método de extração anteriormente mencionado, não gerou resultados confiáveis. A fim de obter a mobilidade na região controlada pela porta do substrato, foi usado um método, extraído da literatura, que também aplica o uso das equações do SPLIT-CV. Comprovando que a mobilidade na região de back-channel é maior para todas as amostras os nanofios, em comparação a mobilidade total, isso indica que a condução começa primeiro na região do back channel e a partir de um valor de tensão de porta, as cargas na região do back-channel perdem representatividade na mobilidade total, reduzindo seu valor devido a mecanismos de espalhamento como rugosidade de superfície que degrada a mobilidade. Em contrapartida, a porta superior do front channel começa a ter maior controle eletrostático das cargas e a mobilidade total passa a ser uma combinação das mobilidades nas regiões do back-channel e front channel. Para avaliar os resultados, os mesmos processos de extração foram aplicados para simulações numéricas feitas no computador onde foi possível validar o comportamento das cargas nos transistores, onde método de separação por corrente de superfície obteve uma efetividade de 97%
Associação série e análise de descasamento em transistores SOI MOSFET de canal gradual operando em saturação
(2011) Santos, Ingrid Catherine B..
Avaliação da distorção harmônica de nanofios transistores empilhados
(2021) Carvalho, Cesar Augusto Belchior de
Este trabalho estuda as características não lineares dos transistores nanofios empilhados, implementados em tecnologia SOI (silicon-on-insulator), operando como amplificadores operacionais de um único transistor. São estudadas as influências da largura do nanofio, do comprimento de canal e do nível de inversão em que os nanofios são polarizados. A não linearidade é especialmente relevante para as aplicações analógicas, cujos sinais de saída podem sofrer distorções em decorrência do desempenho do componente, comprometendo a transmissão e/ou amplificação dos sinais. Após realizar uma análise evolutiva das tecnologias, o trabalho demonstra que a arquitetura do dispositivo estudado está composta em dois níveis, sendo um transistor de porta tripla (trigate) e um transistor de porta circundante (gate-allaround). A revisão bibliográfica aborda alguns dos parâmetros elétricos de maior importância no estudo dos transistores, conceituando-os fisicamente e expondo suas equações características. A primeira etapa do trabalho ainda apresenta algumas das propriedades analógicas investigadas previamente, tais como a tensão de limiar, corrente de dreno, efeito de corpo, inclinação de sublimiar e a transcondutância, indicando a superioridade dos nanofios empilhados em relação ao SOI de porta única em alguns aspectos, sobretudo na capacidade de fornecimento de corrente de dreno, o que está alinhado com o aumento da possibilidade de integração da tecnologia tão almejada pelo setor mercadológico. O trabalho se dedica a apresentar a distorção harmônica e seus efeitos em circuitos e sistemas elétricos, indicando que o fenômeno possui grande importância em áreas diversas, sendo influente tanto em um único amplificador como em instalações elétricas e equipamentos indústriais mais complexos. Para obter este parâmetro no objeto de interesse, foi utilizado o método da função integral (IFM), que permite adquirir os dados apenas com a curva da corrente de dreno em função da tensão de porta (IDS x VGS) extraída experimentalmente, eliminando-se a necessidade de medições de corrente alternada (AC), que podem trazer ruídos mais difíceis de serem dissociados do sinal real dada a magnitude da corrente do dispositivo nanométrico. Os resultados demonstram que a distorção harmônica dos nanofios empilhados é majoritariamente relacionada ao harmônico de segunda ordem (HD2), cujo valor se distancia em 30 dB do terceiro harmônico. Os dados apresentados indicam que os nanofios com maiores WFIN possuem maior não linearidade e menor ganho de tensão em malha aberta: em relação ao conjunto de transistores com comprimento fixo L = 100 nm, a maior distorção harmônica se deu para o componente com largura WFIN = 40 nm, que apresentou distorção harmônica total THD ˜ -19 dB e ganho em malha aberta Av ˜ 38 dB para maiores valores de gm/IDS, operando em inversão moderada. Já para os transistores nanofios com largura fixa de WFIN = 10 nm, foi possível observar que a maior não linearidade ocorre em transistores com maiores comprimentos: para os nanofios empilhados de L = 400 nm, obteve-se THD ˜ -19 dB em maiores valores de gm/IDS. A relação obtida entre as dimensões físicas dos transistores e a distorção harmônica são justificadas através das equações matemáticas apresentadas, sendo que a correlação entre os maiores resultados de THD para os nanofios com maiores WFIN também é explicada a partir da maior variação de dgm/dVGT, em acordo com resultados da literatura observados para nanofios com um único nível. Ao fim do trabalho, novas análises são realizadas para um novo conjunto de dados, formados por nanofios com múltiplos fins. As maiores magnitudes de corrente de dreno permitiram evidenciar os resultados e confirmar, com maior grau de confiabilidade, a relação entre as não-linearidades e as características dimensionais dos nanofios, uma vez que os dados trazem uma média de resultados de diversos dispositivos operando em paralelo.
Avaliação da influência da evolução das tecnologias de fabricação de nanofios transistores MOS sobre suas características elétricas
(2018) Paz, B. C.
Este trabalho tem por objetivo estudar a influência de diferentes tecnologias de fabricação de nanofios transistores MOS modo inversão (NWs) através da avaliação e comparação de suas características elétricas, obtidas através de medidas experimentais. Simulações numéricas tridimensionais também são utilizadas para auxiliar o entendimento de efeitos físicos observados e validar métodos de extração de parâmetros propostos. Seguindo as evoluções tecnológicas propostas recentemente para a fabricação de NWs, a influência da largura do fin, do tensionamento mecânico e do empilhamento de NWs é verificada, sobretudo, no comportamento analógico e na mobilidade dos portadores. As comparações realizadas permitem apontar a tecnologia que apresenta melhor desempenho para cada conjunto de resultados investigados. Diversos nanofios transistores com a largura do fin desde 9,5nm até 10µm (quasi-planar) são analisados. A influência da largura do fin nos parâmetros analógicos é estudada para NWs não empilhados tipo n e tipo p, com comprimentos de canal de 10µm e 40nm. A mobilidade efetiva é correlacionada com a distorção harmônica de NWs tipo n, para explicar o comportamento dos picos de linearidade com a temperatura e a largura do fin. Melhor linearidade devido ao maior ganho intrínseco de tensão é verificada para NWs estreitos. O efeito da polarização do substrato é estudado em NWs estreitos, em que a mobilidade varia devido à densidade de portadores e à posição da camada de inversão ao longo do fin. NWs tipo n com e sem tensionamento mecânico são comparados através de resultados experimentais de 300K a 10K, em que o comportamento da mobilidade determina a dependência dos parâmetros analógicos com a temperatura. A utilização do tensionamento mecânico uniaxial compressivo através do uso de SiGe em nanofios tipo p se mostra bastante benéfica para a mobilidade com aumentos de até 68% para largura de fin de 20nm e temperatura ambiente. São estudados nanofios SOI tipo p verticalmente empilhados, com espaçadores internos e tensionamento mecânico, com orientações cristalográficas [110] e [100], em função da largura do fin e do comprimento do canal. Procedimentos para extração da espessura efetiva do óxido e da largura do fin são adaptados e validados através de simulações. A mobilidade efetiva total dos NWs empilhados é menor em comparação com NWs não empilhados devido à baixa contribuição do nível GAA e descasamentos da tensão de limiar, conforme investigado através do método proposto para dissociação das mobilidades de baixo campo dos níveis que compõem a estrutura empilhada.
Avaliação do desempenho do transistor MOS sem junções configurado como Nanofio ou FINFET
(2020) Ribeiro, T. A.
Esse trabalho estuda como as diferentes configurações de porta dos transistores MOS sem junções afetam suas características elétricas. Foram realizadas medidas em amostras experimentais com transistores MOS sem junções variando a largura da aleta de silício, assim como simulações numéricas tridimensionais, que foram calibradas com os resultados experimentais, utilizando os modelos que melhor se aplica a física dos dispositivos MOS sem junções. Com as simulações tridimensionais ajustadas para a largura da aleta de silício, foi feito um estudo em função da altura da aleta do silício sobre suas características elétricas. Esses transistores podem ser configurados ou como nanofios ou como FinFETs dependendo da altura da aleta de silício. Foi obtido que transistores FinFETs MOS sem junções (altura maior que a largura da aleta de silício), tem suas melhores características elétricas para dispositivos de canal longo com largura da aleta estreita e com altura da aleta com valores maiores que 30 nm. Para os nanofios (altura e largura da aleta de silício similares) transistores MOS sem junções o melhor potencial pode ser observado com a diminuição do comprimento do canal, com largura e altura da aleta de silício estreitos (por volta de 10 nm). A mobilidade dos dispositivos experimentais analisada pelo método do Split-CV, obtendo a mobilidade efetiva dos transistores. Foi obtido que para uma diminuição na largura da aleta de silício a mobilidade aumenta, devido a redução do espalhamento por impurezas ionizadas. Foram também realizadas medidas em função da alta temperatura nos transistores MOS sem junções com nanofios de porta tripla a dispositivos quase planares na faixa de 300 K a 500 K. Foi analisado ela mobilidade efetiva os efeitos dos tipos de espalhamento dos portadores em função da largura da aleta de silício experimentalmente e via simulações. Foi visto que transistores quase planares sofrem menos com o efeito de espalhamento por fônons comparado aos nanofios, sendo que este último tem uma maior influência da rugosidade de superfície. Comparando os expoentes da temperatura pode-se observar que os transistores MOS sem junções sofrem mais com o efeito do espalhamento porfônons do que com efeito Coulomb em transistores com aleta de sílico estreita. Dessa forma os dispositivos com largura da aleta estreitas possuem uma maior variação da mobilidade com a temperatura comparado aos dispositivos quase planares
Caracterização elétrica de amplificadores operacionais de transcondutância implementado com GC SOI MOSFETs
(2012) Coghi, João Felipe Fernandes
Neste trabalho é apresentado um estudo da caracterização elétrica de amplificadores operacionais de transcondutância (OTA) implementados com transistores SOI de canal gradual (GC SOI) e, também fazer a validação do modelo especifico para a simulação de transistores desta tecnologia. Este modelo é denominado "LEVEL 25" e está implementado no programa SPICE ELDO da Mentor Graphics, na versão 6.0/32-bits. Na literatura há a descrição de resultados da caracterização elétrica e simulações de amplificadores operacionais de transcondutância, as quais foram feitas no simulador SPICE ICAP/4 da Intulsoft, na versão de 2004. Neste trabalho foi utilizado o simulador ICAP/4 na versão 8.0.11 de 2007 para reproduzir os resultados da literatura. O programa ICAP/4 não possui modelo específico para simulação de transistores SOI de canal gradual, portanto foi utilizada uma associação série assimétrica de dois transistores SOI convencionais. Nesta associação série, o primeiro transistor possui dopagem de 1·1017 cm-3 e, este é responsável pelas características elétricas do transistor da associação. O segundo transistor possui uma dopagem de 1·1015 cm-3 e possui uma tensão de limiar negativa, portanto, há a formação de canal mesmo sem aplicar tensão à porta. Em todos os OTAs há a presença de transistores SOI convencionais do tipo P, portanto foram realizadas simulações comparativas com os programas SPICE ICAP/4 e ELDO para verificar a existência de diferenças entre seus modelos. Das simulações dos transistores, foi constatado que há diferença entre os modelos quando operam na região de saturação. Nas curvas de IDS em função de VDS houve uma diferença de 20 % no valor de IDS obtido nas simulações do ELDO em comparação ao valor das simulações no programa ICAP/4 Para minimizar estas diferenças entre as correntes entre dreno e fonte, foi alterado o parâmetro da degradação da mobilidade. Após a alteração da degradação da mobilidade, a diferença entre as correntes foi de 4,10 %. Foram simulados oito OTAs divididos em dois grupos. Em um grupo estão os amplificadores operacionais de transcondutância de alto ganho. Este grupo possui cinco OTAs sendo que três são constituídos apenas por transistores SOI convencionais e dois são constituídos por transistores GC SOI do tipo N. Os OTAs constituídos apenas por transistores SOI convencionais foram utilizados como referência para comparações entre as tecnologias. Os resultados das simulações realizadas no programa SPICE ELDO apresentaram os mesmo valores de ganho de tensão de malha aberta do que as simulações do programa SPICE ICAP/4. Para a frequência de corte, o simulador SPICE ELDO apresentou um erro de 5 % em comparação com o resultado obtido no simulador SPICE ICAP/4. Para a frequência de ganho unitário, o erro máximo obtido foi de 13 % na comparação entre os resultados obtidos nas simulações dos programas SPICE ELDO e ICAP/4. No outro grupo analisado, estão os amplificadores operacionais de alta frequência de ganho unitário. Foram realizadas duas comparações para este grupo: entre medidas experimentais e simulações e entre medidas experimentais de OTAs com razões LLD/L distintas. Os ganhos de malha aberta foram obtidos à frequência de 1 kHz e, para esta frequência, os ganho de malha aberta simulado no programa SPICE ELDO foi de 35 dB e para o OTA medido experimentalmente foi de 36 dB. Portanto, não houve diferença entre os valores de ganho de malha aberta. Na comparação da diferença entre as razões de LLD/L, o OTA cuja razão LLD/L é igual a 0,45 obteve um ganho de malha aberta de 36 dB, o OTA com razão LLD/L é igual a 0,64 obteve um ganho de malha aberta de 35 dB e o OTA com razão LLD/L é igual a 0,68 obteve um ganho de malha aberta de 32 dB. O modelo do programa SPICE ELDO mostrou-se capaz de simular o comportamento real dos OTAs estudados neste trabalho. A tecnologia SOI de canal gradual mostrou-se melhor para utilização em aplicações analógicas "low-power low-voltage"
Caracterização elétrica de transistores mos do tipo nanofio e nanofolha de sílicio empilhado em Temperaturas criogênicas
(2023) Rodrigues, Jaime Calçade
Neste trabalho é apresentado um estudo das características elétricas de transistores MOS do tipo nanofio e nanofolha, com variação da temperatura. Na faixa entre 95K e 400K são comparados dispositivos com diversas geometrias, tanto de largura de canal quanto de comprimento de canal Os parâmetros analisados foram tensão de limiar, inclinação de sublimiar, transcondutância máxima, mobilidade de baixo campo elétrico e também parâmetros analógicos, como condutância de saída e ganho de tensão. Antes da apresentação dos resultados, discorre-se sobre a importância da metodologia utilizada no trabalho e os diversos fatores que impactam na qualidade dos dados obtidos, como: garantia de um alto vácuo na câmara em que a amostra está inserida, importância da pasta térmica para garantir a máxima superficie de contato entre amostra e porta-amostra, e, assim, assegurar o maior e melhor acoplamento térmico, o que por sua vez, garante que a amostra mantenha-se em equilibrio térmico durante todo o procedimento de medida. Quanto aos resultados obtidos, observa-se que a tensão de limiar, para um mesmo dispositivo, varia de maneira linear com a temperatura e que para dispositivos mais largos a reducao da tensão de limiar é mais brusca com o aumento da temperatura, em dispositivos com WFin = 10nm, d(VTH/V300)/dT=-0,65 x 10-3 1/K e para WFin=40nm d(VTH/V300)/dT =-0,77 x 10-3 1/K. A inclinação de sublimiar obtida para estes dispositivos se manteve sempre bem próxima do mínimo teórico esperado, definido pela equação ?? = ??????ln 10 (em 300K 60mV/déc), o que indica um fator de corpo próximo a unidade, independentemente da geometria do dispositivo. A mobilidade dos portadores aumenta com o descréscimo da temperatura e essa variação também é acentuada em dispositivos mais largos, para WFin = 10nm, d(µn/µn,300K)/dT=-1,71 x 10-3 1/K e para WFin=40nm d(µn/µn,300K)/dT =-2,2 10-3 1/K. Como em disposivos mais largos a condução lateral, que ocorre no plano 110, tem menos influência na corrente total do que em dispositivos estreitos, essas variações se tornam mais evidentes, já que a condução na faixa central que ocorre no plano 100, tem maior participação relativa na condução total. Quanto aos parâmetros analógicos nota-se uma fraca dependência de AV com a temperatura, com variação de até 2,5dB ao longo da faixa de temperatura estudada, entre 95K e 400K. No trabalho também é utilizado um modelo analitico que estima a tensão de limiar para diversos transistores tridimensionais que ajudou na compreensão e analise dos dados
Caracterização elétrica e simulação dos efeitos do autoaquecimento em nanofios transistores MOS sem junções em regime estacionário e transitório
(2018) Bergamaschi, F. E.
Este trabalho apresenta uma análise do comportamento elétrico e térmico de nanofios transistores MOS sem junções fabricados em tecnologia SOI, com o objetivo de verificar a ocorrência de efeitos de autoaquecimento através de medidas elétricas e simulações numéricas tridimensionais em regime estacionário e transitório. Para esta verificação foram utilizados métodos validados na literatura, como o método de extração da resistência de porta utilizando estruturas de porta de 4 terminais e o método de medidas pulsadas, onde se observa os efeitos causados pelo aumento de temperatura em transitórios de corrente elétrica. O autoaquecimento é um efeito inerente à física dos semicondutores e está relacionado ao perfil térmico dos transistores, que pode ter grande influência no desempenho de circuitos analógicos. Este efeito consiste no aumento da temperatura do dispositivo devido à dissipação de potência em forma de calor durante a operação do dispositivo, provocada apenas pela condução de corrente no canal. O prévio estudo dos parâmetros físicos de transistores MOS revelou que os efeitos provocados pelo autoaquecimento estão relacionados à degradação da mobilidade devido a efeitos de espalhamento dependentes da temperatura do silício. Por meio de simulações, foi analisada a influência da estrutura de porta na caracterização do autoaquecimento pela extração da resistência de porta, que na prática requer uma estrutura de porta grande com 4 terminais, em oposição à estrutura de porta convencional que cobre apenas a superfície do fin de silício. Concluiu-se que em dispositivos sem junções de dimensões reduzidas, especificamente largura de fin abaixo de 500 nm e altura de fin menor que 100 nm, a presença de uma estrutura de porta grande causa subestimação da predição da temperatura no canal, reduzindo a precisão dessa predição de 82% para 43%. Então, foram realizadas simulações de transitório, que revelaram que há redução na parte visível da degradação de corrente com o uso de tempos de subida maiores no pulso, próximos dos utilizados nas medidas experimentais. Através do estudo do funcionamento do módulo de medidas pulsadas e de como obter curvas de transitório consistentes, foi possível realizar a caracterização dinâmica de diferentes dispositivos. Os resultados indicam que transistores SOI planares com óxido enterrado espesso são os que apresentam mais efeitos de autoaquecimento, alcançando redução de corrente entre 4,5% e 12%. Os transistores sem junções medidos, de 10 fins e largura de fin até 240 nm foram pouco influenciados pelo autoaquecimento, não sendo observada degradação de corrente relevante, mas apresentaram maior dificuldade na análise do transitório devido ao overshoot de corrente. Já em transistores com fin único e largura de fin de 240 nm, foi verificada degradação de corrente em até 3,85%, aumentando quanto mais curto o canal do transistor. Tendo os transistores estreitos características elétricas mais interessantes, foram medidos dispositivos com largura de fin de 60 nm, resultando em degradação de corrente máxima de 3,5%, porém agora reduzindo para transistores mais curtos devido à influência do campo elétrico na degradação da mobilidade. Portanto, os transistores com fin único apresentaram menor distorção por overshoot e autoaquecimento similar, por terem menor corrente aquisitada pelo medidor, mas mesmo nível de corrente fluindo por fin. Contudo, os resultados indicaram que os nanofios transistores sem junções medidos são pouco suscetíveis aos efeitos do autoaquecimento, apresentando baixa degradação de corrente em relação à corrente total do transistor.
Desempenho de transistores GC SOI MOSFETs submicrométricos
(2012) Nemer, J. P.
Este trabalho tem como objetivo demonstrar o desempenho do transistor SOI de canal gradual (Graded-Channel - GC) submicrométrico a partir da comparação com o transistor SOI MOSFET convencional, detalhando suas características elétricas, suas vantagens e comparando as melhoras atingidas pela adoção do GC SOI totalmente depletado de tecnologia de 150 nm variando o comprimento de canal, a concentração de dopantes e a temperatura. Para analisarmos com mais propriedade este dispositivo, foi necessário realizar a calibração do simulador numérico bidimensional, com objetivo de podermos simular outros comprimentos de canal e concentração de dopantes. Para esta calibração, utilizamos inúmeras extrações experimentais e a partir destas, ajustamos modelos e parâmetros do simulador. A partir desta calibração, foram feitas diversas simulações numéricas bidimensionais variando comprimento de canal, comprimento da região fracamente dopada e da temperatura. A partir destas simulações, foram geradas curvas da corrente de dreno pela tensão aplicada ao dreno e curvas da corrente de dreno pela tensão aplicada à porta, e extraídas as curvas da transcondutância em função da tensão aplicada à porta e da condutância de dreno em função da tensão aplicada ao dreno, para calcular os resultados de ganho intrínseco de tensão. Com as curvas geradas foram extraídas a tensão de limiar, a inclinação de sublimiar, a transcondutância, a condutância de saída, o ganho intrínseco de tensão em malha aberta e a frequência de ganho unitário, variando o comprimento de canal, a concentração de dopante e a temperatura. Os resultados obtidos serão apresentados ao longo do trabalho, apontando que, na tecnologia estudada, este dispositivo com comprimento de canal de L=150 nm atinge ganho intrínseco máximo de 41 dB e frequência de ganho unitário igual a 363 MHz para GC SOI com comprimento da região menos dopada próximo a 100 nm, comparado com AV de 33 dB e frequência de ganho unitário igual a 226 MHz para SOI MOSFET. Nota-se também que os dispositivos GC SOI da OKI Semiconductors estudado, apresenta um ponto de ganho de tensão máximo para LLD (comprimento da região fracamente dopada) aproximadamente igual a 100nm, independente do comprimento de canal, concentração de dopantes e temperatura.
Desenvolvimento de nanofios transistores em substratos SOI com espessuras nanométricas
(2017) Nemer, J. P.
Atualmente, uma série de trabalhos reportados na literatura mundial aponta a tecnologia Silício-sobre-Isolante (Silicon-On-Insulator SOI) como uma possível substituta da tecnologia MOS convencional na fabricação de transistores com comprimento de canal reduzido, constituindo uma importante alternativa para sustentar a contínua redução das dimensões enfrentada pela tecnologia CMOS. A utilização da tecnologia SOI apresenta melhorias tais como redução nas capacitâncias de junção e maior mobilidade dos portadores na região de canal, minimizando a ocorrência de efeitos parasitários indesejáveis que afetem o desempenho do transistor MOS. Embora o transistor na tecnologia SOI apresente diversas vantagens em comparação com a tecnologia CMOS convencional, em nosso país poucas universidades realizam a fabricação de dispositivos e circuitos em tecnologia SOI CMOS. A crescente miniaturização de dispositivos com comprimentos ainda menores, na ordem dos nanômetros, torna o processo de fabricação das junções de fonte e dreno complexo na região do canal. Devido ao comprimento de canal reduzido, as junções de fonte e dreno devem ser abruptas, de modo que a concentração de dopagem varie ordens de grandeza. Recentemente, uma estrutura de portas múltiplas foi proposta para evitar este problema: o dispositivo MOS sem junções (Junctionless Nanowire Transistors - JNT). Estes dispositivos apresentam excelente inclinação de sublimiar, baixa corrente de fuga, e alta taxa da corrente on/off. Portanto como desafio tecnológico fabricamos transistores sem junção JNT dopados e não dopados (undoped nanowire transistor) utilizando lâmina SOI com filme de silício e óxido enterrado nanométricos. Os transistores fabricados correspondem a uma estrutura tridimensional de múltiplas portas e apresentam um processo de fabricação mais simples que o CMOS tradicional, além de diversos trabalhos na literatura o demonstrarem como uma alternativa viável para substituir os transistores planares. Esses transistores foram fabricados no Centro de Componentes Semicondutores (CCS) da Unicamp e o grande desafio foi fabricar em uma lâmina que nos proporcionava espessuras nanométricas com o laboratório que ultimamente trabalha com espessuras micrométricas. Os dois conjuntos de transistores Junctionless e um nanofio Transistor ambos ultra thin and buried oxide (UTBB), são compostos por 54 transistores com diferentes números de dedos (1, 20, 120, 640 e 1280), W (0,05µm, 0,1µm e 0,5µm) e L (1,5µm, 1µm, 0,5µm e 0,1 µm). Para estes transistores são apresentados, simulação numérica tridimensional, as etapas do processo de fabricação e caracterização elétrica dos transistores e imagens com FIB e MEV foram realizadas para caracterizar o perfil dos transistores.
Efeito da tensão mecânica biaxial em transistores SOI totalmente depletados em função da temperatura
(2010) Souza, Felipe Neves
Neste trabalho é apresentado um estudo dos efeitos da tensão mecânica biaxial associada à redução de temperatura nas características elétricas de transistores SOI MOSFETs com tecnologia planar de porta única. A atenção será dedicada às características analógicas dos transistores, tais como tensão de limiar, inclinação de sublimiar, transcondutância e condutância de dreno. As estruturas foram eradas através do editor de estruturas Sentaurus Structure Editor e, posteriormente, foram realizadas imulações numéricas bidimensionais com o programa Sentaurus Device. Para a realização destas simulações foi necessário escolher e ajustar um conjunto de modelos que englobassem todos os fenômenos físicos envolvidos no funcionamento destes transistores, como o efeito do campo elétrico, ionização ncompleta dos portadores, ionização por impacto, estreitamento da faixa proibida, os efeitos da redução de mperatura na mobilidade dos portadores, entre outros. Os ajustes de modelo foram realizados de forma empírica, tendo como referência medidas experimentais. Foram obtidas as curvas de corrente de dreno em função da tensão aplicada à porta para transistores SOI convencionais e SOI tensionados biaxialmente, com comprimento de canal variando de 65 nm a 1 Fm e temperatura variando de 60 K a 300 K. A partir destas curvas foram extraídos parâmetros elétricos, como a tensão de limiar, transcondutância máxima, inclinação de sublimiar, condutância de dreno, ganho intrínseco de tensão e realizadas comparações entre os transistores SOI tensionados e convencionais, sendo este último usado como referência. Os resultados obtidos através de simulações foram comparados com resultados experimentais. A tensão mecânica apresentou uma elevação significativa da transcondutância máxima para os transistores SOI com canal tensionado em relação aos transistores SOI convencionais, indicando um aumento da mobilidade dos portadores. Os mais altos ganhos foram observados para os maiores comprimentos de canal, atingindo cerca de 75% para transistores tensionados com canal de 1 Fm operando em temperatura ambiente, aproximadamente 300 K, e chegando a quase 195% para temperatura de 100 K. Notou-se a redução da tensão de limiar com a aplicação da tensão mecânica. Não foram observadas alterações significativas na inclinação de sublimiar e nos parâmetros analógicos
Efeito da tensão mecânica em transistores de múltiplas portas operando em temperaturas criogênicas
(2010) Doria, Renan Trevisoli
Neste trabalho é apresentado um estudo dos transistores de múltiplas portas considerando as influências da temperatura e da tensão mecância. Os transistores de múltiplas portas demonstram grandes vantagens em relação ao convencional devido ao maior controle sobre as cargas no canal, melhorando a performance dos dispositivos com dimensões submicrométricas, com comprimento de canal inferiores a 45 nm. A influência da baixa temperatura é conhecida principalmente por aumentar a mobilidade dos portadores. Logo, a utilização de um dispositivo de múltiplas portas em baixa temperatura é interessante devido à utilização de um dispositivo de múltiplas portas em baixa temperatura é interessante devido à soma dos efeitos benéficos de ambas as parcelas. A aplicação de tensão mecânica tem sido usada atualmente como forma de aumentar a mobilidade dos portadores, uma vez que esta deforma a estrutura cristalina do silício. Tal artifício tem sido utilizado como alternativa à crescente degradação da mobilidade devido à miniaturização dos dispositivos. Inicialmente, foi analisada detalhadamente a tensão de limiar dos dispositivos sem a presença de tensão mecânica considerando a influência da temperatura. Os transistores utilizados apresentam concentração de dopantes natural da lâmina, fazendo com que a definição de tensão limiar comumente aplicada à dispositivos, mostrando que uma outra definição de tensão limiar baseada na física do dispositivo, considerando as componentes da corrente, apresenta resultados mais satisfatórios. A tensão mecânica foi analisada, principalmente, através de dois parâmetros importantes sendo a tensão de limiar e a transcondutância. A não uniformidade da tensão mecânica face às dimensões dos dispositivos foi observada experimentalmente e reproduzida por simulação. Foram também analisadas as influências da temperatura e da tensão mecânica em conjunto especialmente sobre a tensão de limiar. Todo o trabalho foi desenvolvido utilizando-se dois simuladores numéricos tridimensionais, medidas experimentais dos dispositivos, além de comparações com modelos analíticos.
Efeitos da aplicação de técnicas de aprimoramento de desempenho em transistores SOI CMOS de tecnologias totalmente depletadas promissoras
(2022) Bergamaschi, F. E.
Este trabalho avalia a influência do uso de duas técnicas para aprimoramento do desempenho de transistores, a polarização do substrato e a operação em temperaturas criogênicas, no comportamento elétrico de dispositivos fabricados em tecnologias consideradas promissoras, pela comunidade científica e pela indústria, para futuros nós tecnológicos: os nanofios transistores MOS e os transistores SOI planares com tecnologia de 28nm. Nos nanofios é realizado o estudo dos efeitos da polarização do substrato no transporte de cargas, enquanto nos transistores SOI planares é realizada a análise do autoaquecimento em temperaturas criogênicas. Os resultados são obtidos através de medidas experimentais e simulações numéricas tridimensionais. A variação da mobilidade dos portadores com o aumento da polarização de substrato é analisada para nanofios transistores MOS com comprimentos de canal e larguras de fin variadas, através dos métodos de extração da mobilidade Y-Function e Split-CV para uma ampla faixa de tensões do substrato, chegando a 100V. É verificada uma mudança de tendência da curva de mobilidade para valores elevados de polarização, fazendo com que, em alguns casos, o aumento da mobilidade se transforme em degradação. Para compreender o comportamento não monotônico da mobilidade com aumento da tensão de substrato, é utilizado um método de obtenção da mobilidade no canal criado entre o silício e o óxido enterrado quando o substrato é polarizado. Além de validar as análises e hipóteses sugeridas pelos resultados experimentais, a simulação também é usada para verificar, através de cortes na estrutura, a distribuição de cargas em diferentes condições de polarização. O canal criado próximo ao óxido enterrado apresenta mobilidade superior à do canal principal, resultando em aumento da mobilidade com a elevação da tensão do substrato. Porém, em alguns casos o campo elétrico elevado aumenta o efeito dos fenômenos de espalhamento a ponto de causar degradação da mobilidade. Simulações mostram a diminuição desse efeito com a redução do comprimento de canal. O estudo do autoaquecimento inclui transistores SOI planares nMOS e pMOS com variações no comprimento e largura de canal, na espessura do óxido de porta e no número de transistores em paralelo. O autoaquecimento é extraído experimentalmente através do método de termometria de porta, com variação da temperatura do ambiente de 300K até 4,2K. A polarização do substrato não aumenta a resistência térmica do transistor, portanto não há piora no autoaquecimento, mas devido ao aumento da potência dissipada, a temperatura do dispositivo atinge maiores valores. Já a redução do comprimento de canal resulta em aumento da resistência térmica, indicando maior autoaquecimento. O acoplamento térmico entre transistores próximos causa aumento no autoaquecimento, mas a presença de isolação entre os dispositivos não modifica esse efeito. A operação em temperaturas criogênicas faz com que o aumento de temperatura em função da potência dissipada não seja linear, divergindo da operação acima de 100K. Acima de 75K, a resistência térmica é proporcional à resistência térmica do SiO2, devido à dissipação de calor majoritariamente pelo óxido enterrado. Porém, abaixo de 75K, a resistência térmica apresenta tendência similar à resistência térmica do silício, sendo um comportamento ainda pouco compreendido pela comunidade científica
Efeitos da operação em altas temperaturas sobre as propriedades elétricas de nanofios transistores MOS de diferentes tecnologias
(2023) Prates, Rhaycen Rodrigues
Este trabalho tem como objetivo comparar as propriedades elétricas de dois tipos de nanofios transistores MOS em temperaturas de operação de 300 K a 580K. Serão comparados os nanofios transistores de modo inversão (IM) e sem junções (juncionless-JNT) de porta tripla, tipo “n”, com diferentes larguras de fin e mesma tecnologia de fabricação. As comparações e análises do comportamento dos dispositivos foram realizadas através da extração de parâmetros elétricos de medidas experimentais, através de simulações numéricas tridimensionais e do estudo dos modelos físicos que descrevem as grandezas fundamentais dos transistores estudados. Com as análises realizadas, foi demonstrado que os nanofios transistores sem junções apresentaram uma variação da tensão de limiar com a temperatura 17%menos do que a dos nanofios transistores de modo inversão com dimensões similares. Os nanofios transistores modo inversão apresentaram razão entre a corrente de sublimiar em 580 K e 300K, 40% menor para o dispositivo mais largo do que os nanofios transistores sem junções, evidenciando uma menor variação da corrente de sublimiar com a temperatura. O inverso da inclinação de sublimiar de ambos os dispositivos se manteve próximo ao valor ideal em todas as temperaturas, o que indica que os nanofios estudados não sofrem de efeitos de canal curto, a mobilidade, a transcondutância máxima e a corrente de condução dos nanofios transistores modo inversão possuem maiores valores do que as dos nanofios, transistores sem junções em todas as temperaturas. Entretanto, a variação destes parâmetros com a temperatura é menor nos nanofios transistores sem junções cuja variação da transcondutância máxima com a temperatura é de 75% menor e a variação da corrente de condução com a temperatura é 77% menor do que a dos nanofios transistores de modo inversão. A principal conclusão obtida é que os transistores de modo inversão possuem melhor desempenho elétrico em temperatura ambiente com corrente de condução e transcondutância máxima aproximadamente 3 vezes maiores e valor de mobilidade de baixo campo aproximadamente 2 duas vezes maior do que os nanofios transistores sem junções para WFIN de 10nm, enquanto os nanofios transistores sem junções apresentam uma maior estabilidade térmica de seus parâmetros elétricos na faixa de temperaturas estudada.
Efeitos do autoaquecimento em transistores SOI-MOS tridimensionais nanométricos
(2016) Silva, G. M.
O autoaquecimento é um efeito que os dispositivos SOI MOSFETs estão sujeitos, quando a potência dissipada na forma de calor encontra dificuldade em dissipar-se para fora do dispositivo. Este efeito é muito comum e ocorre com maior frequência em dispositivos com óxido enterrado. Nos transistores SOI MOSFETs, esse efeito está presente quando o dispositivo estiver com alta polarização de porta e alta polarização de dreno, degradando a corrente elétrica que passa pelo canal. Quando o autoaquecimento é intenso, pode-se verificar uma redução abrupta da corrente elétrica de dreno. Este trabalho apresenta o estudo do autoaquecimento em transistores nanofios SOI MOSFETs de múltiplas portas com concentração natural de dopantes e, pela primeira vez, o estudo do autoaquecimento em transistores nanofios SOI MOSFETs de múltiplas portas sem junção. Para que seja possível verificar a influência da dissipação de calor nestes dispositivos, usou-se, pela primeira vez, um método de polarização em dispositivos com dois contatos de porta, muito semelhante ao método já conhecido com quatro contatos de porta. Para a extração da temperatura de autoaquecimento, foi utilizado o módulo de medidas LCR, no qual foi possível extrair o valor da resistência elétrica da porta através da polarização dos dois contatos de porta dos dispositivos em função da polarização de dreno. Para avaliar a precisão do método, as temperaturas de autoquecimento foram extraídas em dispositivos com maiores larguras de canal, confrontando os resultados com outros métodos descritos na literatura. Observou-se que o método foi eficiente na extração da temperatura de autoaquecimento em dispositivos com largura de canal de 10µm na qual a temperatura do metal representa a temperatura do canal. Entretanto, o mesmo não pode ser observado em transistores nanofios, com largura de canal igual a 12,5nm, pois as dimensões do metal de porta nestes dispositivos facilitam a dissipação de calor gerado na camada de silício, dificultando avaliar o autoaquecimento nestes transistores. Foram feitas simulações numéricas tridimensionais dos transistores SOI MOSFETs com concentração natural de dopantes e nos transistores SOI MOSFETs sem junções. Foram inseridos vários pontos de grade dependentes da temperatura de autoquecimento, onde foi possível obter simulações compatíveis com os resultados experimentais. Assim, pôde-se quantificar a diferença de temperatura entre o canal e o metal nos transistores nanofios, além de comprovar o efeito da dissipação térmica nos transistores nanofios influenciados pelas dimensões do metal de porta.
Estudo da linearidade em transistores SOI de porta dupla com estrutura de canal gradual
(2007) Doria, R. T.
Neste trabalho é apresentado um estudo da não-linearidade introduzida por dispositivos de porta circundante (GAA), com e sem a presença da estrutura de canal gradual (GC). Esta estrutura é assim denominada por exibir dois perfis de dopagem no interior do canal, de maneira a preservar a dopagem natural da lâmina na região próxima ao dreno, com o intuito de minimizar o campo elétrico. A estrutura GAA, por sua vez, consiste em um transistor de porta dupla e, por isso, apresenta uma série de vantagens derivadas do maior controle das cargas na região do canal. Ao se unir ambas estruturas, percebe-se uma série de características que fazem do dispositivo resultante interessante para aplicações analógicas. Logo, uma série de simulações do processo de fabricação e do dispositivo foram executadas, sendo as primeiras com o intuito de garantir o perfil de dopantes condizente com a realidade e, as demais para a obtenção das características corrente (I) versus tensão (V) dos dispositivos operando como amplificadores (em regime de saturação) e como resistores (em regime linear). Na análise em regime linear, foram estudadas também estruturas balanceadas 2 e 4 dispositivos (2-MOS e 4-MOS). A partir das curvas resultantes, foram determinadas as distorções harmônicas total do terceiro harmônico, que são fatores decisivos em aplicações analógicas. Estas foram obtidas para dispositivos com comprimentos de canal (L) de 1, 2, 3 e 10 µm, sendo os três primeiros em regime de saturação e o último em regime linear. Várias razões LLD/L foram simuladas. Os resultados obtidos na saturação mostraram melhor linearidade nas curvas do GC GAA, em relação às do GAA convencional, de modo que, o GC GAA chega a apresentar uma melhora na distorção harmônica total (THD) de 30 dB em alguns dispositivos, a qual é impulsionada pelo ganho do GC, que pode ser até 50 vezes maior que o obtido em transistores GAA convencionais, associada à melhora decorrente da região fracamente dopada. Na análise em região triodo, por outro lado, a vantagem obtida com o uso do GC GAA é claramente percebida em estruturas balanceadas, sendo que, nas estruturas 2-MOS é permitida a redução na tensão de alimentação mantendo a linearidade constante, enquanto que no 4-MOS o ganho em THD chega a 5 dB.
Estudo das capacitâncias de porta em transistores MOS sem junção
(2012) Silva, G. M.
Este trabalho consiste em apresentar e analisar o comportamento das capacitâncias de porta de um transistor sem junção (JNT). Os transistores sem junção apresentam uma estrutura semelhante aos transistores FinFET. A única diferença entre eles está relacionada com a forma em que as regiões de fonte, canal e dreno estão dopadas. Nos transistores FinFETs, tem-se que as regiões de dreno e fonte estão dopadas com a mesma quantidade e o mesmo tipo de portadores, enquanto que na região de canal a quantidade e o tipo de impureza no silício são diferentes. Já nos transistores sem junção, não há diferença entre o tipo e a quantidade de dopantes ao longo de toda a estrutura, isto é, as regiões de fonte, canal e dreno estão dopadas com o mesmo elemento químico e com a mesma concentração de portadores. Para que estes dispositivos funcionem adequadamente, faz-se necessário que a concentração de portadores seja muito maior nos JNTs do que nos transistores SOI MOSFETs. O aumento da concentração de dopantes na estrutura reduz a profundidade máxima de depleção dos transistores sem junção e, consequentemente, faz-se necessário reduzir a espessura da camada de silício para que estes estejam totalmente depletados quando o dispositivo estiver desligado. Além disso, a função trabalho da porta também tem um papel importante nos JNT que permite que o dispositivo esteja ligado ou desligado. Como o transistor sem junção apresenta a mesma concentração de dopantes ao longo de toda sua estrutura, seu modo de operação ocorre quando há o acúmulo de cargas na região de canal, operando em modo acumulação, o que os tornam diferentes dos FinFETs que operaram em modo inversão.Os JNTs apresentam algumas vantagens perante aos dispositivos que operam em modo inversão tais como, facilidade no processo de produção de dispositivos com dimensões reduzidas devido à inexistência de junções, redução do efeito de canal curto já que o dispositivo requer maior redução na espessura do silício e menor corrente de fuga. Com o propósito de estudar as capacitâncias obtidas nestes transistores, o modelo de um transistor sem junção semelhante aos dispositivos FinFETs é utilizado para analisar o comportamento capacitivo da estrutura através do uso do simulador Synopsys Sentaurus, onde são simuladas várias curvas de capacitâncias com diferentes dimensões, para que seja possível obter algumas conclusões pertinentes ao dispositivo. Nota-se que, da mesma forma como ocorrem com os transistores SOIMOSFETs, as capacitâncias de porta nos JNTs apresentam um comportamento similar à estes, porém observa-se uma grande dependência com a variação da concentração de dopantes utilizada nos dispositivos, bem como uma grande dependência com o óxido de porta gerando resultados bastante interessantes. Além disso, pode-se verificar a dependência tridimensional da estrutura com os resultados obtidos nas simulações. Com o aumento da espessura do óxido de porta acompanhado da redução das dimensões do transistor, faz-se necessário o uso de um fator de correção para que seja possível considerar o efeito de canto numa estrutura JNT e, consequentemente considerá-la nas análises das curvas de capacitância. As capacitâncias intrínsecas presentes nos transistores sem junção operam de forma semelhante aos transistores SOI MOSFETs em modo acumulação. Portanto, o valor de Cgs não atinge o valor de 2/3 da capacitância de óxido como ocorre nos transistores SOI totalmente depletados. Já o valor de Cgd é zero quando o transistor opera na região de triodo, aumentando ao seguir para a saturação, se aproximando do valor de Cgs. Os resultados obtidos experimentalmente puderam demonstrar significativamente a análise perante as simulações devido à similaridade entre as curvas obtidas.
Estudo do efeito de autoaquecimento em transistores com canal por medida pulsada
(2012) Goto, Edson Kioshi,
A tecnologia do transistor MOS com Silício sobre Isolante (SOI) tem aberto oportunidade para inovação, aumento de desempenho e redução do tamanho do dispositivo, que a tecnologia CMOS "bulk" tem dificuldade para alcançará. O transistor SOI apresenta diversas vantagens em relação ao CMOS "bulk", como por exemplo, o aumento de desempenho com VDD equivalente, a supressão do efeito Latch up, redução de efeitos relacionados com antenas, redução do tamanho dos componentes e a redução da sensibilidade à temperatura. Uma preocupação é o efeito de autoaquecimento (Self-Heating), que pode fazer a temperatura do canal aumentar, devido ao calor gerado pelo aumento de corrente e a isolação térmica feita pelo óxido enterrado. Neste trabalho será estudado o autoaquecimento no transistor SOI com canal uniformemente dopado e canal gradual (GC) através de simulações numéricas. Inicialmente foi feita uma revisão teórica dos assuntos relacionados ao tema, tais como o funcionamento e arquitetura do transistor SOI convencional, GC SOI da UCL e OKI, enfatizando suas principais características elétricas e autoaquecimento. Foram realizadas simulações com o "software" Silvaco Atlas com o intuito de comparar transistores SOI e GC SOI em relação à influência do autoaquecimento para diversos tamanhos de canais. Pode-se observar que ambos transistores SOI e GC SOI sofrem o mesmo efeito de autoaquecimento tanto em medidas contínuas como em pulsadas.
Estudo do efeito de redução de barreira induzida pelo dreno em temperaturas criogênicas para transistores SOI ultra-submicrométricos
(2009) Silva Júnior, J. M.
Impacto da rotação do substrato sobre as características elétricas de FINFETS de porta tripla
(2016) Ribeiro, T. A.
Esse trabalho estuda o transporte de portadores de carga em SOI n-FinFETs totalmente depletados de porta tripla, fabricados tradicionalmente e com a rotação do substrato em um angulo de 45º, com e sem tensão biaxial. Nos FinFETs tradicionais, o canal possui dois tipos de orientação cristalográfica sendo, {110} nas paredes laterais e {100} no topo do canal. Já com a fabricação com o substrato rotacionado, todas as orientações cristalográficas do canal ficam {100}. Para o transporte de cargas, a orientação {100} é benéfica para o transporte de elétrons, em comparação com a orientação {110}. Para analisar a influência da orientação das paredes e do topo da aleta desses dispositivos, foram extraídos e analisados os parâmetros referente a mobilidade em função da largura da aleta de silício dos FinFETs, que para larguras pequenas os parâmetros das paredes laterais são mais importantes, e com o aumento da largura, o topo da aleta passa a exercer maior influência. A caracterização elétrica foi feita, principalmente, pelo método Y-Function, com um algoritmo para melhorar a precisão. Para FinFETs com aleta de silício de 20nm, foram obtidos valores de mobilidade dos elétrons de 183 cm2/Vs em dispositivos tradicionais, em comparação com 220 cm2/Vs dos dispositivos rotacionados, que mostra a vantagem da rotação do substrato. Já para aletas de silício bem largas (570nm), a mobilidade dos elétrons tende ao valor de 145 cm2/V.s, independentemente da rotação do substrato. Foi extraída a mobilidade para dispositivos tensionados e foi obtida uma melhora relativa na mobilidade dos dispositivos tradicionais, entre 40% a 60% dependendo da largura da aleta, contra uma melhora de 20% a 40% para os dispositivos rotacionados, em comparação aos não tensionados. Foram analisados também os mecanismos de degradação da mobilidade por espalhamento de rede, espalhamento Coulomb e espalhamento por rugosidade de superfície. Pelo coeficiente de degradação linear da mobilidade obtido ser negativo, mostra uma grande degradação pelo espalhamento Coulomb. Com o coeficiente de degradação quadrático da mobilidade, pode-se analisar que a rugosidade de superfície dos dispositivos rotacionados é menor que a dos tradicionais. Porém, com a aplicação de tensão mecânica esses parâmetros variam, sendo que para os rotacionados a rugosidade aumenta, mas para os tradicionais a rugosidade diminui, em comparação com os dispositivos sem tensão mecânica. Os valores obtidos foram então comprovados por simulações tridimensionais, a fim de compreender os efeitos da orientação cristalográfica sobre a mobilidade e sua degradação. Para a calibração do simulador foram adotados valores máximos para mobilidade diferentes para o topo e as laterais dos FinFETs. No primeiro caso foram admitidos valores iguais de mobilidade no topo e nas paredes laterais, no segundo caso valores de mobilidade maiores no topo do que nas paredes laterais da aleta e no último caso, valores de mobilidade maiores nas paredes laterais do que no topo da aleta, onde nessa última combinação, os resultados obtidos pelas simulações reproduzem os mesmos resultados obtidos pelos FinFETs experimentais.

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Navegando Programa de Pós-Graduação de Mestrado e Doutorado em Engenharia Elétrica por Orientador "Pavanello, M. A."

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