Análise e modelagem da resistência de espraiamento em transistores FINFET
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Tipo de produção
Dissertação
Data
2011
Autores
Parada, M. G. O.
Orientador
Giacomini, R.
Periódico
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Citação
PARADA, M. G. O. Análise e modelagem da resistência de espraiamento em transistores FINFET. 2011. Dissertação (Mestrado em Engenharia Elétrica) - Centro Universitário da Fei, São Bernardo do Campo, 2011
Texto completo (DOI)
Palavras-chave
Transistores
Resumo
A resistência parasita nos transistores FinFET tende a apresentar valores elevados devido à estreita largura da aleta de silício e isto tem sido uma das principais limitações no uso deste tipo de dispositivo. Diversos estudos já foram realizados visando a minimizar este problema e algumas soluções como crescimento epitaxial na extensão de fonte e dreno e a utilização de diversas aletas em paralelo (Multi-Finger) já demonstram grandes melhorias. A resistência total é formada por diferentes componentes e uma destas, a resistência de espraiamento, que ocorre devido ao desvio do caminho da corrente na proximidade da fonte e do dreno, foi foco de estudo deste trabalho. Observou-se uma falta de estudos a respeito desta
parcela de resistência, que se torna cada vez mais significativa à medida que as outras parcelas vêm sendo constantemente reduzidas. Este trabalho apresenta um novo modelo analítico para representação da resistência de espraiamento em dispositivos FinFET de porta dupla, visando a um equacionamento simples e que pode ser utilizado para um maior número de dispositivos que o modelo anteriormente utilizado. Os resultados foram validados através de simulações numéricas utilizando um simulador de dispositivos. O novo modelo apresentou
erros de menos de 10% para a toda faixa de largura de aletas simuladas, enquanto o modelo anterior garantiu essa precisão apenas para a faixa de 47 a 51nm.
The parasitic resistance on FinFET transistors tends to present high values, due to very short fin width and this proves to be one of the main disadvantages of that devices. A lot of studies have already been developed trying to minimize this problem. Some solutions as the selective epitaxial growth of the extension of source and drain and multi-finger have already shown good improvements. The total series resistance is composed by different parcels, one of these, the spreading resistance, that is due to the deviation on the path of the current in the proximity of the channel, was the focus of this work. It was observed a lack of studies focused on this component of the total resistance, which will become more significant as the other components are constantly being reduced. This work presents a new analytical model of the spreading resistance on FinFET double-gate devices through a simple equation that could be used for a larger number of devices than the previous model. This was validated using numerical simulations with a device simulator. The new model presented errors below 10% for all considered fin widths and on the other hand, when using the previous model the errors were below that value only for widths between 47 to 51nm.
The parasitic resistance on FinFET transistors tends to present high values, due to very short fin width and this proves to be one of the main disadvantages of that devices. A lot of studies have already been developed trying to minimize this problem. Some solutions as the selective epitaxial growth of the extension of source and drain and multi-finger have already shown good improvements. The total series resistance is composed by different parcels, one of these, the spreading resistance, that is due to the deviation on the path of the current in the proximity of the channel, was the focus of this work. It was observed a lack of studies focused on this component of the total resistance, which will become more significant as the other components are constantly being reduced. This work presents a new analytical model of the spreading resistance on FinFET double-gate devices through a simple equation that could be used for a larger number of devices than the previous model. This was validated using numerical simulations with a device simulator. The new model presented errors below 10% for all considered fin widths and on the other hand, when using the previous model the errors were below that value only for widths between 47 to 51nm.