Implementação das leiautes e estudo comparativo experimental entre MOSFETs planares de potência fabricados com diferentes estilos de leiaute
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Tipo de produção
Dissertação
Data
2015
Autores
Silva, G. A.
Orientador
Gimenez, S. P.
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Citação
SILVA, G. A. Implementação das leiautes e estudo comparativo experimental entre MOSFETs planares de potência fabricados com diferentes estilos de leiaute. 2015. 152 f. Dissertação (Mestrado em Engenharia Elétrica) - Centro Universitário da FEI, São Bernardo do Campo, 2015 Disponível em: . Acesso em: 26 jan. 2016.
Texto completo (DOI)
Palavras-chave
Transistor de efeito de campo de metal-óxido semicondutor
Resumo
reduzir as dimensões do dispositivo e melhorar o desempenho elétrico dos transistores de efeito de campo Metal-Óxido-Semicondutor (MOSFETs). Uma vertente que surge como uma alternativa sem gerar custos adicionais para o processo de fabricação de circuitos integrados (CIs) planares Complementar Metal-Óxido-Semicondutor (CMOS) é o uso de geometrias alternativas às convencionais (retangulares) em MOSFETs, que possam potencializar o desempenho elétrico desses transistores. Estudos anteriores já evidenciaram que o uso dessas geometrias não convencionais em MOSFETs, tanto na tecnologia planar quanto na tecnologia tridimensional, podem melhorar o desempenho elétrico analógico e digital desses transistores. Dentro desse contexto, esse trabalho tem por objetivo estudar esses diferentes estilos de leiaute (Diamante, OCTO, Fish e Wave) como célula básica de MOSFETs Planares de Potência (MPPs), desde a etapa inicial de concepção do leiaute, passando pela fabricação, até a caracterização de seus parâmetros analógicos e digitais. Esse trabalho mostra que o desempenho elétrico dos MPPs foi melhorado utilizando os estilos de leiaute Diamante, OCTO, Fish e Wave em diversas condições de polarização em relação ao implementado com MOSFETs com porta retangular (Multi-dedos), onde o estilo de leiaute Diamante reduziu em até 80% a resistência de estado ligado, por exemplo, e o estilo de leiaute Wave reduziu a área de silício utilizada em quase 10%, além de reduzir a tensão de ruptura, demonstrando que as diversas aplicações de MPP podem utilizar os estilos de leiaute não convencionais para melhorarem seus desempenhos e/ou reduzirem suas áreas de silício. Também se pôde constatar que as restrições de regras de projeto impostas pelos fabricantes de semicondutores podem ser superadas, evidenciando a possibilidade de esses estilos serem implementados em escala industrial..
For several years, great efforts and financial support have been spent in order to reduce and improve the electrical performance of the Metal-Oxide-Semiconductor Field Effect Transistors (MOSFET). A field of study rises as an alternative free of extra costs to the manufacture process is the study of alternative gate geometries to the conventional ones (rectangular) in MOSFETs, which are able to boost the electrical performance of these transistors. Previous studies already show that the use of these non-conventional gate geometries in MOSFETs, both planar and tridimensional, can boost the analog and digital performance. In this context, this work aims to study these alternative layout styles (Diamond, OCTO and Fish) as a basic cell of Planar Power MOSFETs (PPM), since the layout idea, passing by the manufacture process until the electric characterization of their analog and digital parameters. The electric performance of the PPMs were improved by using the Diamond, OCTO, Fish and Wave layout styles in several different bias conditions regarding the one implemented with rectangular gate MOSFETs (Multifingers). The Diamond layout style reduced up to 80% the on-resistance, for example, and the Wave layout style reduced the silicon die area in almost 10%, besides also reducing the breakdown voltage, showing that their use may be broader than imagined before. It was also possible to verify that the design rules restrictions imposed by the semiconductor foundries can be overcome, presenting the possibility of industrial scale implementation of these layout styles..
For several years, great efforts and financial support have been spent in order to reduce and improve the electrical performance of the Metal-Oxide-Semiconductor Field Effect Transistors (MOSFET). A field of study rises as an alternative free of extra costs to the manufacture process is the study of alternative gate geometries to the conventional ones (rectangular) in MOSFETs, which are able to boost the electrical performance of these transistors. Previous studies already show that the use of these non-conventional gate geometries in MOSFETs, both planar and tridimensional, can boost the analog and digital performance. In this context, this work aims to study these alternative layout styles (Diamond, OCTO and Fish) as a basic cell of Planar Power MOSFETs (PPM), since the layout idea, passing by the manufacture process until the electric characterization of their analog and digital parameters. The electric performance of the PPMs were improved by using the Diamond, OCTO, Fish and Wave layout styles in several different bias conditions regarding the one implemented with rectangular gate MOSFETs (Multifingers). The Diamond layout style reduced up to 80% the on-resistance, for example, and the Wave layout style reduced the silicon die area in almost 10%, besides also reducing the breakdown voltage, showing that their use may be broader than imagined before. It was also possible to verify that the design rules restrictions imposed by the semiconductor foundries can be overcome, presenting the possibility of industrial scale implementation of these layout styles..