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Title: Efeitos da aplicação de técnicas de aprimoramento de desempenho em transistores SOI CMOS de tecnologias totalmente depletadas promissoras
Authors: Bergamaschi, F. E.
Advisor: Pavanello, M. A.
Issue Date: 2022
Abstract: Este trabalho avalia a influência do uso de duas técnicas para aprimoramento do desempenho de transistores, a polarização do substrato e a operação em temperaturas criogênicas, no comportamento elétrico de dispositivos fabricados em tecnologias consideradas promissoras, pela comunidade científica e pela indústria, para futuros nós tecnológicos: os nanofios transistores MOS e os transistores SOI planares com tecnologia de 28nm. Nos nanofios é realizado o estudo dos efeitos da polarização do substrato no transporte de cargas, enquanto nos transistores SOI planares é realizada a análise do autoaquecimento em temperaturas criogênicas. Os resultados são obtidos através de medidas experimentais e simulações numéricas tridimensionais. A variação da mobilidade dos portadores com o aumento da polarização de substrato é analisada para nanofios transistores MOS com comprimentos de canal e larguras de fin variadas, através dos métodos de extração da mobilidade Y-Function e Split-CV para uma ampla faixa de tensões do substrato, chegando a 100V. É verificada uma mudança de tendência da curva de mobilidade para valores elevados de polarização, fazendo com que, em alguns casos, o aumento da mobilidade se transforme em degradação. Para compreender o comportamento não monotônico da mobilidade com aumento da tensão de substrato, é utilizado um método de obtenção da mobilidade no canal criado entre o silício e o óxido enterrado quando o substrato é polarizado. Além de validar as análises e hipóteses sugeridas pelos resultados experimentais, a simulação também é usada para verificar, através de cortes na estrutura, a distribuição de cargas em diferentes condições de polarização. O canal criado próximo ao óxido enterrado apresenta mobilidade superior à do canal principal, resultando em aumento da mobilidade com a elevação da tensão do substrato. Porém, em alguns casos o campo elétrico elevado aumenta o efeito dos fenômenos de espalhamento a ponto de causar degradação da mobilidade. Simulações mostram a diminuição desse efeito com a redução do comprimento de canal. O estudo do autoaquecimento inclui transistores SOI planares nMOS e pMOS com variações no comprimento e largura de canal, na espessura do óxido de porta e no número de transistores em paralelo. O autoaquecimento é extraído experimentalmente através do método de termometria de porta, com variação da temperatura do ambiente de 300K até 4,2K. A polarização do substrato não aumenta a resistência térmica do transistor, portanto não há piora no autoaquecimento, mas devido ao aumento da potência dissipada, a temperatura do dispositivo atinge maiores valores. Já a redução do comprimento de canal resulta em aumento da resistência térmica, indicando maior autoaquecimento. O acoplamento térmico entre transistores próximos causa aumento no autoaquecimento, mas a presença de isolação entre os dispositivos não modifica esse efeito. A operação em temperaturas criogênicas faz com que o aumento de temperatura em função da potência dissipada não seja linear, divergindo da operação acima de 100K. Acima de 75K, a resistência térmica é proporcional à resistência térmica do SiO2, devido à dissipação de calor majoritariamente pelo óxido enterrado. Porém, abaixo de 75K, a resistência térmica apresenta tendência similar à resistência térmica do silício, sendo um comportamento ainda pouco compreendido pela comunidade científica
This work evaluates the use of two performance enhancement techniques, the back biasing and the operation in cryogenic temperatures, in the electrical behavior of devices fabricated in technologies considered promising by the scientific community and by the industry for future technological nodes: the nanowire MOS transistors and the 28nm node planar SOI transistors. In nanowires, the study of the effects of back biasing in the carrier transport is performed, while for the planar SOI transistors it is performed the analysis of selfheating in cryogenic temperatures. The results are obtained through experimental measurements and tridimensional numerical simulations. The carrier mobility variation with the increase in substrate bias is analyzed for nanowire MOS transistors with varied channel lengths and fin widths, through the mobility extraction methods Y-Function and Split-CV for a wide range of substrate bias, up to 100V. A tendency change in the mobility curve is verified for high substrate bias values, which, in some cases, results in the mobility enhancement being transformed into mobility degradation. To understand the non-monotonical behavior of the mobility with the increase in substrate bias, a method is used for obtention of the mobility in the channel formed between the silicon and the buried oxide when the substrate is biased. In addition to validating the analysis and the hypotheses implied by the experimental results, the simulation is also used to verify, through cuts in the structure, the charge distribution in different biasing conditions. The channel created close to the buried oxide presents higher mobility than the main channel, resulting in mobility enhancement with the increase of substrate bias. However, in some cases, the high electric field increases the effects of scattering mechanisms to a point where mobility degradation is caused. Simulation results shows the reduction of this effect with the reduction of channel length. The study of self-heating includes nMOS and pMOS planar SOI transistors with variation in channel length and width, in the gate oxide thickness and in the number of parallel transistors. Self-heating is extracted experimentally through the gate resistance thermometry method, with operation temperature variation between 300K down to 4.2K. Substrate biasing does not increase the transistor’s thermal resistance, thus there is no increase in self-heating, but due to an increase in dissipated power, the device temperature reaches higher values. The channel length reduction, on the other hand, results in increase of the thermal resistance, indicating higher self-heating. The thermal coupling between transistors close to each other leads to an increase in self-heating, but the presence of insulation between the devices does not modify this effect. The operation in cryogenic temperatures causes the temperature increase as a function of dissipated power to be non-linear, diverging from the operation above 100K. Above 75K, the thermal resistance is proportional to the SiO2’s thermal resistance, due to the heat dissipation taking place mainly through the buried oxide. However, below 75K, the thermal resistance presents similar tendency to the silicon’s thermal resistance, a behavior which is still not well comprehended by the scientific community
Keywords: Tecnologia FD SOI
Temperaturas criogênicas
Autoaquecimento
Publisher: Centro Universitário FEI, São Bernardo do Campo
Citation: BERGAMASCHI, F. E. <b> Efeitos da aplicação de técnicas de aprimoramento de desempenho em transistores SOI CMOS de tecnologias totalmente depletadas promissoras. </b> 2022. 222 p. Tese (Doutorado em Engenharia Elétrica) - Centro Universitário FEI, São Bernardo do Campo, 2022. Disponível em: https://doi.org/10.31414/EE.2022.T.131553.
DOI: https://doi.org/10.31414/EE.2022.T.131553
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