Aplicação de transistores SOI sem junções em espelhos de corrente de diferentes arquiteturas
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Tipo de produção
Dissertação
Data
2023
Autores
Shibutani, André Balbino
Orientador
Doria, R. T.
Periódico
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Citação
SHIBUTANI, André Balbino. Aplicação de transistores SOI sem junções em espelhos de corrente de diferentes arquiteturas. 2023. 144 p. Dissertação (Mestrado em Engenharia Elétrica) - Centro Universitário FEI, São Bernardo do Campo, 2023. Disponível em: https://doi.org/10.31414/EE.2023.D.131611.
Texto completo (DOI)
Palavras-chave
SOI,MOSFET,Espelhamento
Resumo
O transistor sem junções (JNT) é um transistor de efeito de campo com características de ultrabaixa potência, que apresenta características elétricas promissoras em comparação com os SOI MOSFETs modo inversão, além de um processo de fabricação mais simples. Na perspectiva analógica, o transistor apresenta uma baixa condutância de saída, um alto ganho de tensão de malha aberta em baixas frequências, uma inclinação de sublimiar próxima ao ideal e um baixo DIBL (Drain Induced Barrier Lowering). Complementarmente, o transistor dessa pesquisa usa a tecnologia de silício-sobre-isolante (SOI – Silicon-On-Insulator) juntamente com a tecnologia de porta tripla, ambas melhorando o acoplamento capacitivo e o controle das cargas do canal. Apesar das vantagens do JNT mencionadas sugerirem uma fácil implementação em circuitos integrados, o transistor tem uma peculiaridade que consiste na dependência da tensão de limiar com as dimensões do dispositivo e com a concentração de dopantes da região ativa. Assim, em face dessas dificuldades, o trabalho avalia a configuração do espelho de corrente de fonte comum constituído por transistores MOS (Metal-Oxide-Semiconductor) sem junções de efeito de campo compostos por arranjos simétricos com diferentes concentrações de dopantes. Ademais, com o intuito de entender o comportamento como fonte de corrente, uma corrente normalizada fixa de 1µA é aplicada a entrada dos espelhos de corrente desse trabalho enquanto a corrente de saída é variada de 0 a 3V. Entre as simulações numéricas 3D realizadas, cujos transistores foram calibrados a partir de medidas experimentais, o erro de precisão de espelhamento dos espelhos de corrente simétricos indica um melhor desempenho de transistores de menores dimensões (Para ND = 5 x 1018 cm-3, Wfin = 10 nm e tensões de saída maiores que 0,4 V, o máximo erro de precisão de espelhamento é de 14,01%, 0,15% e 0,15% para os espelhos de corrente fonte comum, Wilson e Cascode, respectivamente). Por outro lado, os resultados sugerem que, para configurações assimétricas, os transistores sem junções podem apresentar precisões de espelhamento similares a MOSFETs modo inversão, dependendo da concentração de dopantes da região ativa. Adicionalmente, as configurações Cascode e Wilson também são estudadas com o enfoque de melhorar o desempenho dos espelhos de corrente de fonte comum. Com esse intuito, os níveis de condutância e transcondutância são analisados para cada configuração, uma vez que ambas as figuras de mérito, no geral, são menores que as encontradas em SOI MOSFETs modo inversão, o que resulta em resistências de pequenos sinais diferenciadas para os espelhos de corrente de configurações fonte comum, Wilson e Cascode
The Junctionless Nanowire Transistor (JNT) is a promising low power device that has presented promising physical and analog characteristics with respect to junction-based transistors, besides the simple fabrication process. In the analogic perspective, the transistor has a low output conductance, a high output voltage gain, an almost ideal subthreshold swing, and a low drain induced barrier lowering (DIBL). Besides that, the transistor of this work is also supported by the silicon-on-insulator technology (SOI) and the triple gate one, which enhances the capacitive coupling and the control of the channel charges. Even though the transistor advantages suggest being easy to handle in a circuit, its dimensions dependence on the threshold voltage may require an especial care. Thus, this work evaluates the common source current mirror configuration compounded by symmetrical and asymmetrical nMOSFET (nMOS) arrangements with different active region doping concentrations (ND). To understand the circuit behavior as a current source, the output voltage bias was varied along the work (from 0 to 3 V), while the input normalized current one was kept constant (1 µA). Thus, to grasp the meaning of the mirroring precision and the output resistance for different transistor widths, 3D simulations were performed. Among those simulations, which were calibrated using measured transistors, it was shown that the mirroring precision error for symmetrical configurations get smaller with the decrease of the fin width (For ND = 5 x 1018 cm-3, Wfin = 10 nm and output voltage of 0,4 V, the maximum mirroring precision error is 14.01%, 0.15% e 0.15% for common source, Wilson and Cascode current mirrors, respectively). On the other hand, the results suggest that the mirroring precision of asymmetrical configurations can become closer to the results expected from a bulk MOSFET depending on the doping concentration. Besides that, the Cascode and Wilson configurations are also studied in order to improve the performance of the current source with respect to the common source configuration. In that regard, the levels of conductance and transconductance, in general, are lower and vary in a high rate for JNT in comparison to the inversion mode devices, which result in output resistances of the same order of magnitude for cascode (Cascode and Wilson) and common source current mirror configurations
The Junctionless Nanowire Transistor (JNT) is a promising low power device that has presented promising physical and analog characteristics with respect to junction-based transistors, besides the simple fabrication process. In the analogic perspective, the transistor has a low output conductance, a high output voltage gain, an almost ideal subthreshold swing, and a low drain induced barrier lowering (DIBL). Besides that, the transistor of this work is also supported by the silicon-on-insulator technology (SOI) and the triple gate one, which enhances the capacitive coupling and the control of the channel charges. Even though the transistor advantages suggest being easy to handle in a circuit, its dimensions dependence on the threshold voltage may require an especial care. Thus, this work evaluates the common source current mirror configuration compounded by symmetrical and asymmetrical nMOSFET (nMOS) arrangements with different active region doping concentrations (ND). To understand the circuit behavior as a current source, the output voltage bias was varied along the work (from 0 to 3 V), while the input normalized current one was kept constant (1 µA). Thus, to grasp the meaning of the mirroring precision and the output resistance for different transistor widths, 3D simulations were performed. Among those simulations, which were calibrated using measured transistors, it was shown that the mirroring precision error for symmetrical configurations get smaller with the decrease of the fin width (For ND = 5 x 1018 cm-3, Wfin = 10 nm and output voltage of 0,4 V, the maximum mirroring precision error is 14.01%, 0.15% e 0.15% for common source, Wilson and Cascode current mirrors, respectively). On the other hand, the results suggest that the mirroring precision of asymmetrical configurations can become closer to the results expected from a bulk MOSFET depending on the doping concentration. Besides that, the Cascode and Wilson configurations are also studied in order to improve the performance of the current source with respect to the common source configuration. In that regard, the levels of conductance and transconductance, in general, are lower and vary in a high rate for JNT in comparison to the inversion mode devices, which result in output resistances of the same order of magnitude for cascode (Cascode and Wilson) and common source current mirror configurations