Estudo comparativo de transistores SOI planares de alto desempenho analógico

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Tipo de produção
Tese
Data de publicação
2022
Autores
Alves, C. R.
Orientador
Souza, Michelly de
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Citação
ALVES, C. R. Estudo comparativo de transistores SOI planares de alto desempenho analógico. 2022. 130 p. Tese (Doutorado em Engenharia Elétrica) - Centro Universitário FEI, São Bernardo do Campo, 2022. Disponível em: https://doi.org/10.31414/EE.2022.D.131603.
Palavras-chave
Desempenho analógico,Transistores,MOSFET
Resumo
Devido às vantagens que transistores SOI (Silicon-On-Insulator) MOSFETs apresentam em relação aos dispositivos MOS convencionais implementados em lâminas de silício, o interesse por seu uso em circuitos integrados vem crescendo na indústria de semicondutores. Buscando sempre uma melhora dos parâmetros elétricos e analógicos o estudo dessa estrutura é algo essencial para melhorar eventuais desvantagens da estrutura, como a baixa tensão de ruptura. Com este intuito algumas estruturas de alto desempenho foram propostas, tais como os transistores SOI de canal gradual (GC – Graded-Channel) e a associação série de transistores assimétrica de transistores SOI (A-SC – Asymmetric Self-Cascode), que é composta por dois transistores com tensões de limiar distintas associados em série com as portas curto-circuitadas. Este trabalho tem como objetivo o estudo comparativo de parâmetros analógicos e das capacitâncias dessas duas estruturas de dispositivos. São apresentados parâmetros de pequenos sinais e ganho de tensão de malha aberta, bem como as trascapacitâncias, que afetam diretamente o fator de tempo dos circuitos em aplicações analógicas, mas cujo comportamento foi pouco estudado na literatura. Essa análise será feita através de simulações numéricas bidimensionais e medidas experimentais em transistores fabricados. Para isso serão utilizadas as curvas de corrente e de capacitância em função da tensão de porta para dispositivos GC SOI MOSFETs e A-SC SOI MOSFETs com variações no comprimento de canal efetivo

Due to the advantages that SOI (Silicon-On-Insulator) MOSFETs transistors show in relation to conventional bulk devices implemented on silicon wafers, the interest in their use in integrated circuits has been growing in the semiconductor industry. Always seeking to improve the electrical and analog parameters, the study of these structures is essential to improve eventual disadvantages that this structure presents, such as low breakdown voltage. With that intention some structures of high-performance behavior were proposed, such as transistor SOI with graded channel (GC – Graded Channel) and the asymmetric series association of SOI transistors (A-SC – Asymmetric Self-Cascode), which is composed of two transistors with distinct threshold voltages associated in series with short-circuited gates. This paper has the objective to study the comparison of analog parameters and the capacitance of these two devices’ structures. Small-signal parameters and open-loop voltage gain, as well as transcapacitances, are presented which directly affect the time factor of circuits in analog applications, but whose behavior has been little studied in the literature. This analysis will be done through bidimensional numerical simulations and experimental measurements in fabricated transistors. For that, it will be used drain and capacitance curves as a function of the gate voltage for GC SOI MOSFETs and A-SC SOI MOSFETs devices with variation of the effective channel length