Surface Potential-Based Drain Current Analytical Model for Triple-Gate Junctionless Nanowire Transistors
N/D
Tipo de produção
Artigo
Data de publicação
2012
Texto completo (DOI)
Periódico
IEEE Transactions on Electron Devices
Editor
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98
Autores
TREVISOLI, R D
DORIA, R. T.
DE SOUZA, Michelly
DAS, Samaresh
FERAIN, I.
PAVANELLO, Marcelo A.
Orientadores
Resumo
Citação
TREVISOLI, R D; DORIA, R. T.; DE SOUZA, Michelly; DAS, Samaresh; FERAIN, I.; PAVANELLO, Marcelo A.. Surface Potential-Based Drain Current Analytical Model for Triple-Gate Junctionless Nanowire Transistors. IEEE Transactions on Electron Devices, v. 59, n. 12, p. 3510-3518, 2012.