Teses e Dissertações

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Navegando Teses e Dissertações por Orientador "Doria, R. T."

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    Tese
    Análise dos acoplamentos térmico e capacitivo de transistores FD SOI de camadas finas e memórias resistivas RERAM
    (2023) Costa, Fernando José da
    Transistores de camadas ultrafinas e memórias resistivas são alguns dos dispositivos na vanguarda das pesquisas. O comportamento térmico é de suma importância em um sistema eletrônico, e ainda há muitas lacunas a respeito dos efeitos térmicos em transistores de última geração, bem como sobre sua atuação em níveis de integração. Também no campo das memórias emergentes, muitas dúvidas permanecem sobre as propriedades de armazenamento de dados em sistemas compostos por memórias denominadas resistivas. Este trabalho tem como objetivo estudar o acoplamento térmico entre múltiplos transistores, assim como a caracterização elétrica de memórias resistivas por meio de simulações numéricas e medidas elétricas experimentais. O estudo demonstrou que em escalas nanométricas de integração há a ocorrência de acoplamentos térmico e capacitivo entre os transistores o que produz degradações nas principais figuras de mérito dos transistores como a tensão de limiar e a inclinação de sublimiar. Porém, a condutância de saída pode ser influenciada de maneira positiva pelo acoplamento térmico sendo modulada de valores negativos para valores positivos de acordo com a proximidade entre os dispositivos. As estruturas em cascata apresentam características elétricas e térmicas superiores a um transistor único de comprimento de canal equivalente. Os espelhos de corrente apresentam um acoplamento térmico que produz uma redução geral da corrente no dispositivo de entrada à medida que os dispositivos estão localizados próximos um do outro, de maneira que o compartilhamento da temperatura no sistema leva os dispositivos a operarem com maior precisão de espelhamento. A caracterização das memórias resistivas pelas medidas da capacitância da estrutura se mostrou promissora para a visualização dos múltiplos estados resistivos. A memória tratada de maneira a incorporar mais vacâncias de oxigênio em seu material dielétrico se mostrou como uma melhor alternativa para se obter maior distribuição de estados resistivos requeridos para o desenvolvimento de sistemas de computação em memórias multiníveis
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    Dissertação
    Estudo do comprimento efetivo de canal em transistores soi sem junções
    (2024) Silva, Éverton Matheus da
    Desde meados da década de 60, os MOSFET (Metal-Oxide-Semiconductor-Field Efect Transistor) constituem o mais importante componente utilizado em circuitos eletrônicos. Com a contínua redução do tamanho dos dispositivos, buscando-se aumentar a capacidade de processamento sem grande incremento na área dos chips e em sua potência elétrica dissipada, diversos efeitos indesejáveis começam a ser observados. Tais efeitos são denominados de canal curto (SCEs) e se devem à redução do controle da porta sobre as cargas de depleção geradas na região do canal, devido ao aumento da influência das regiões de depleção de fonte e dreno sobre as cargas na região de canal. Diversas tecnologias foram desenvolvidas visando proporcionar uma maior imunidade aos SCEs, como os transistores de múltiplas portas e a tecnologia silício-sobre-isolante (SOI). Entretanto, a fabricação de transistores de dimensões extremamente reduzidas (sub-20 nm) começa a apresentar outros gargalos como a formação das junções de fonte e dreno sem a difusão de dopantes para o interior da região de canal. Assim, foi desenvolvido um novo dispositivo, denominado Transistor Sem Junções (Junctionless Nanowire Transistor – JNT), em que o tipo de dopantes é o mesmo nas regiões de fonte, canal e dreno. Este transistor usualmente tem múltiplas portas e é fabricado em tecnologia SOI. Diferentemente dos transistores convencionais que operam em regime de inversão, transistores sem junções operam em regime de depleção parcial e acumulação. Assim, considerando um dispositivo construido com um nanofio tipo N, para tensão de porta igual a zero, toda a camada de silício na região de canal se encontra depletada. Conforme se aumenta a tensão de porta, a região de depleção diminui, permitindo a formação de um canal de condução (Componente de corrente de corpo Icp). Devido à ausência de junções e ao modo de funcionamento, quando polarizado em regime de sublimiar, a região de depleção de canal que impede a condução se estende em direção às regiões de fonte e dreno, de modo a aumentar o comprimento efetivo do dispositivo, reduzindo a ocorrência de efeitos de canal curto. Atualmente, não existem metodos experimentais maduros citados na teoria para a extração do comprimento efetivo de canal no JNT, logo, neste trabalho é apresentado um método de extração do comprimento efetivo de canal a partir da capacitância de porta em transistores MOS sem junções. Foi avaliada a relação de dependência entre o comprimento efetivo de canal e o valor da capacitancia de porta, tanto de forma experimental, quanto através de simulações numéricas, através do simulador Sentaurus device. Os resultados obtidos indicam que o comprimento efetivo de canal é da ordem de 10 a 15 nm superior ao comprimento da máscara, considerando estruturas operando em modo acumulação com tensão de dreno VDS = 50mV, comprimentos de canal de máscara variando entre 30nm e 100nm e comprimentos de fonte e dreno variando entre 5nm e 30nm para estruturas simuladas com e sem espaçadores e estruturas físicas com comprimentos de canal de 10um e 100nm com 50 fins paralelos e largura do fin de 1um, sendo estas com espaçadores e comprimento de fonte e dreno de 15nm, os resultados obtidos apresentam características que podem ser extremamente importantes em nós tecnológicos avançados