Engenharia Elétrica
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Dissertação Associação série e análise de descasamento em transistores SOI MOSFET de canal gradual operando em saturação(2011) Santos, Ingrid Catherine B..Dissertação Efeito da tensão mecânica biaxial em transistores SOI totalmente depletados em função da temperatura(2010) Souza, Felipe NevesNeste trabalho é apresentado um estudo dos efeitos da tensão mecânica biaxial associada à redução de temperatura nas características elétricas de transistores SOI MOSFETs com tecnologia planar de porta única. A atenção será dedicada às características analógicas dos transistores, tais como tensão de limiar, inclinação de sublimiar, transcondutância e condutância de dreno. As estruturas foram eradas através do editor de estruturas Sentaurus Structure Editor e, posteriormente, foram realizadas imulações numéricas bidimensionais com o programa Sentaurus Device. Para a realização destas simulações foi necessário escolher e ajustar um conjunto de modelos que englobassem todos os fenômenos físicos envolvidos no funcionamento destes transistores, como o efeito do campo elétrico, ionização ncompleta dos portadores, ionização por impacto, estreitamento da faixa proibida, os efeitos da redução de mperatura na mobilidade dos portadores, entre outros. Os ajustes de modelo foram realizados de forma empírica, tendo como referência medidas experimentais. Foram obtidas as curvas de corrente de dreno em função da tensão aplicada à porta para transistores SOI convencionais e SOI tensionados biaxialmente, com comprimento de canal variando de 65 nm a 1 Fm e temperatura variando de 60 K a 300 K. A partir destas curvas foram extraídos parâmetros elétricos, como a tensão de limiar, transcondutância máxima, inclinação de sublimiar, condutância de dreno, ganho intrínseco de tensão e realizadas comparações entre os transistores SOI tensionados e convencionais, sendo este último usado como referência. Os resultados obtidos através de simulações foram comparados com resultados experimentais. A tensão mecânica apresentou uma elevação significativa da transcondutância máxima para os transistores SOI com canal tensionado em relação aos transistores SOI convencionais, indicando um aumento da mobilidade dos portadores. Os mais altos ganhos foram observados para os maiores comprimentos de canal, atingindo cerca de 75% para transistores tensionados com canal de 1 Fm operando em temperatura ambiente, aproximadamente 300 K, e chegando a quase 195% para temperatura de 100 K. Notou-se a redução da tensão de limiar com a aplicação da tensão mecânica. Não foram observadas alterações significativas na inclinação de sublimiar e nos parâmetros analógicosDissertação Estudo da linearidade em transistores SOI de porta dupla com estrutura de canal gradual(2007) Doria, R. T.Neste trabalho é apresentado um estudo da não-linearidade introduzida por dispositivos de porta circundante (GAA), com e sem a presença da estrutura de canal gradual (GC). Esta estrutura é assim denominada por exibir dois perfis de dopagem no interior do canal, de maneira a preservar a dopagem natural da lâmina na região próxima ao dreno, com o intuito de minimizar o campo elétrico. A estrutura GAA, por sua vez, consiste em um transistor de porta dupla e, por isso, apresenta uma série de vantagens derivadas do maior controle das cargas na região do canal. Ao se unir ambas estruturas, percebe-se uma série de características que fazem do dispositivo resultante interessante para aplicações analógicas. Logo, uma série de simulações do processo de fabricação e do dispositivo foram executadas, sendo as primeiras com o intuito de garantir o perfil de dopantes condizente com a realidade e, as demais para a obtenção das características corrente (I) versus tensão (V) dos dispositivos operando como amplificadores (em regime de saturação) e como resistores (em regime linear). Na análise em regime linear, foram estudadas também estruturas balanceadas 2 e 4 dispositivos (2-MOS e 4-MOS). A partir das curvas resultantes, foram determinadas as distorções harmônicas total do terceiro harmônico, que são fatores decisivos em aplicações analógicas. Estas foram obtidas para dispositivos com comprimentos de canal (L) de 1, 2, 3 e 10 µm, sendo os três primeiros em regime de saturação e o último em regime linear. Várias razões LLD/L foram simuladas. Os resultados obtidos na saturação mostraram melhor linearidade nas curvas do GC GAA, em relação às do GAA convencional, de modo que, o GC GAA chega a apresentar uma melhora na distorção harmônica total (THD) de 30 dB em alguns dispositivos, a qual é impulsionada pelo ganho do GC, que pode ser até 50 vezes maior que o obtido em transistores GAA convencionais, associada à melhora decorrente da região fracamente dopada. Na análise em região triodo, por outro lado, a vantagem obtida com o uso do GC GAA é claramente percebida em estruturas balanceadas, sendo que, nas estruturas 2-MOS é permitida a redução na tensão de alimentação mantendo a linearidade constante, enquanto que no 4-MOS o ganho em THD chega a 5 dB.Dissertação Impacto da utilização de transistores GC SOI MOSFET como espelhos de correntes para a obtenção de fontes de corrente de alto desempenho em circuitos integrados(2007) Santos, André de AlmeidaNeste trabalho é apresentado o estudo do impacto da utilização de transistores fabricados a partir da tecnologia SOI com dopagem assimétrica na região de canal (Graded- Channel - GC SOI MOSFET) em espelhos de corrente operando como fontes de corrente, nas arquiteturas já conhecidas da literatura como Fonte Comum, Wilson e Cascode. Para esta avaliação foram usadas simulações numéricas-bidimensionais e analíticas, além de comparações com resultados experimentais obtidos neste trabalho, tendo como figuras de mérito a Precisão de Espelhamento, a Excursão de Saída, a Resistência de Saída e a avaliação do Tempo de Estabilização dos espelhos de corrente. Através das simulações e das comprovações experimentais, foi possível observar as vantagens em se utilizar espelhos de corrente com transistores GC SOI, garantindo uma melhor precisão de espelhamento, causada pela menor influência de modulação do comprimento de canal, devida à redução da condutância de dreno dos dispositivos GC SOI. Com isso, um aumento de até 3 vezes na resistência de saída foi obtido. Estes efeitos serão apresentados em todas as arquiteturas de espelhos de correntes estudadas. Os resultados da análise da excursão de saída dos espelhos de correntes apresentaram uma melhora ainda mais promissora. Em todas as arquiteturas, a excursão de saída apresentou um aumento, em alguns casos superiores a 50%, comparando com os espelhos de corrente formados por transistores SOI Convencionais. Este efeito é devido ao aumento da tensão de ruptura nos dispositivos GC SOI, além da menor tensão de saturação para uma corrente constante. As medidas experimentais feitas neste trabalho comprovaram a tendência dos valores obtidos nas simulações de precisão de espelhamento, excursão de saída e de resistência de saída para dispositivos de comprimento de canal de L=2µm. Utilizando simulações numéricas bidimensionais, foi feito também um estudo do Tempo de Estabilização do espelho de corrente. Em todas as arquiteturas estudadas, os espelhos de corrente que trabalharam com os dispositivos GC SOI apresentaram uma diminuição significativa, da ordem de até 30%, associada ao aumento expressivo da transcondutância nos dispositivos GC SOI. Em termos gerais, a utilização do dispositivo GC SOI nas estruturas de espelhos de corrente conhecidas foi uma excelente alternativa para obtenção de fontes de corrente de alto desempenho para circuitos analógicosDissertação Desempenho de transistores GC SOI MOSFETs submicrométricos(2012) Nemer, J. P.Este trabalho tem como objetivo demonstrar o desempenho do transistor SOI de canal gradual (Graded-Channel - GC) submicrométrico a partir da comparação com o transistor SOI MOSFET convencional, detalhando suas características elétricas, suas vantagens e comparando as melhoras atingidas pela adoção do GC SOI totalmente depletado de tecnologia de 150 nm variando o comprimento de canal, a concentração de dopantes e a temperatura. Para analisarmos com mais propriedade este dispositivo, foi necessário realizar a calibração do simulador numérico bidimensional, com objetivo de podermos simular outros comprimentos de canal e concentração de dopantes. Para esta calibração, utilizamos inúmeras extrações experimentais e a partir destas, ajustamos modelos e parâmetros do simulador. A partir desta calibração, foram feitas diversas simulações numéricas bidimensionais variando comprimento de canal, comprimento da região fracamente dopada e da temperatura. A partir destas simulações, foram geradas curvas da corrente de dreno pela tensão aplicada ao dreno e curvas da corrente de dreno pela tensão aplicada à porta, e extraídas as curvas da transcondutância em função da tensão aplicada à porta e da condutância de dreno em função da tensão aplicada ao dreno, para calcular os resultados de ganho intrínseco de tensão. Com as curvas geradas foram extraídas a tensão de limiar, a inclinação de sublimiar, a transcondutância, a condutância de saída, o ganho intrínseco de tensão em malha aberta e a frequência de ganho unitário, variando o comprimento de canal, a concentração de dopante e a temperatura. Os resultados obtidos serão apresentados ao longo do trabalho, apontando que, na tecnologia estudada, este dispositivo com comprimento de canal de L=150 nm atinge ganho intrínseco máximo de 41 dB e frequência de ganho unitário igual a 363 MHz para GC SOI com comprimento da região menos dopada próximo a 100 nm, comparado com AV de 33 dB e frequência de ganho unitário igual a 226 MHz para SOI MOSFET. Nota-se também que os dispositivos GC SOI da OKI Semiconductors estudado, apresenta um ponto de ganho de tensão máximo para LLD (comprimento da região fracamente dopada) aproximadamente igual a 100nm, independente do comprimento de canal, concentração de dopantes e temperatura.- Implementação do modelo contínuo estático e dinâmico de nanofios transistores MOS sem junções usando linguagem Verilog-A para projeto de circuitos CMOS(2018) Moreira, C. V.Este trabalho tem como objetivo a implementação do modelo analítico estático e dinâmico do transistor MOS sem junções, proposto por Trevisoli et al. em linguagem VERILOG-A para utilização em simuladores do tipo SPICE. Esta linguagem foi selecionada por permitir a portabilidade do código entre simuladores de circuitos e ter surgido de fato como o padrão para este tipo de aplicação. O modelo implementado foi comparado com os dados utilizados pelo autor do modelo para validação do código. Foi verificado a correlação esperada entre ambas implementações com a comparação de diversos transistores variando o comprimento e largura de canal e concentração de dopantes, realizando-se simulações variando as tensões de porta e dreno com o coeficiente de correlação de Pearson ?? = 1. Também são utilizados os resultados de simulações numéricas tridimensionais a fim de validar a implementação do modelo proposto quanto a sua capacidade de descrição do funcionamento dos transistores, que foi feito para 1µm e 100nm de comprimento de canal variando-se as tensões de porta e dreno com menor ?? = 0,9982. O modelo também foi validado para o uso com transistores pMOS por meio de simulações numéricas tridimensionais com transistor de canal longo, de 1µm de comprimento variando-se as tensões de forma similar, obtendo-se ?? = 0,9995. Foi observado ótima correlação em todos estes testes, validando a implementação estática. Por fim, foi implementado o modelo dinâmico, permitindo a obtenção das 16 capacitâncias intrínsecas e possibilitando a implementação de um modelo de pequenos sinais. O modelo foi testado com os dados do autor do modelo obtendo ?? = 0,9997. Nas comparações com simulações numéricas tridimensionais foram obtidos ?? = 0,9897 . Foi observado ótima correlação em todos estes testes, validando a implementação dinâmica.
- Desenvolvimento de nanofios transistores em substratos SOI com espessuras nanométricas(2017) Nemer, J. P.Atualmente, uma série de trabalhos reportados na literatura mundial aponta a tecnologia Silício-sobre-Isolante (Silicon-On-Insulator SOI) como uma possível substituta da tecnologia MOS convencional na fabricação de transistores com comprimento de canal reduzido, constituindo uma importante alternativa para sustentar a contínua redução das dimensões enfrentada pela tecnologia CMOS. A utilização da tecnologia SOI apresenta melhorias tais como redução nas capacitâncias de junção e maior mobilidade dos portadores na região de canal, minimizando a ocorrência de efeitos parasitários indesejáveis que afetem o desempenho do transistor MOS. Embora o transistor na tecnologia SOI apresente diversas vantagens em comparação com a tecnologia CMOS convencional, em nosso país poucas universidades realizam a fabricação de dispositivos e circuitos em tecnologia SOI CMOS. A crescente miniaturização de dispositivos com comprimentos ainda menores, na ordem dos nanômetros, torna o processo de fabricação das junções de fonte e dreno complexo na região do canal. Devido ao comprimento de canal reduzido, as junções de fonte e dreno devem ser abruptas, de modo que a concentração de dopagem varie ordens de grandeza. Recentemente, uma estrutura de portas múltiplas foi proposta para evitar este problema: o dispositivo MOS sem junções (Junctionless Nanowire Transistors - JNT). Estes dispositivos apresentam excelente inclinação de sublimiar, baixa corrente de fuga, e alta taxa da corrente on/off. Portanto como desafio tecnológico fabricamos transistores sem junção JNT dopados e não dopados (undoped nanowire transistor) utilizando lâmina SOI com filme de silício e óxido enterrado nanométricos. Os transistores fabricados correspondem a uma estrutura tridimensional de múltiplas portas e apresentam um processo de fabricação mais simples que o CMOS tradicional, além de diversos trabalhos na literatura o demonstrarem como uma alternativa viável para substituir os transistores planares. Esses transistores foram fabricados no Centro de Componentes Semicondutores (CCS) da Unicamp e o grande desafio foi fabricar em uma lâmina que nos proporcionava espessuras nanométricas com o laboratório que ultimamente trabalha com espessuras micrométricas. Os dois conjuntos de transistores Junctionless e um nanofio Transistor ambos ultra thin and buried oxide (UTBB), são compostos por 54 transistores com diferentes números de dedos (1, 20, 120, 640 e 1280), W (0,05µm, 0,1µm e 0,5µm) e L (1,5µm, 1µm, 0,5µm e 0,1 µm). Para estes transistores são apresentados, simulação numérica tridimensional, as etapas do processo de fabricação e caracterização elétrica dos transistores e imagens com FIB e MEV foram realizadas para caracterizar o perfil dos transistores.