Engenharia Elétrica
URI permanente desta comunidadehttps://repositorio.fei.edu.br/handle/FEI/21
Navegar
2 resultados
Resultados da Pesquisa
Dissertação Desempenho de transistores GC SOI MOSFETs submicrométricos(2012) Nemer, J. P.Este trabalho tem como objetivo demonstrar o desempenho do transistor SOI de canal gradual (Graded-Channel - GC) submicrométrico a partir da comparação com o transistor SOI MOSFET convencional, detalhando suas características elétricas, suas vantagens e comparando as melhoras atingidas pela adoção do GC SOI totalmente depletado de tecnologia de 150 nm variando o comprimento de canal, a concentração de dopantes e a temperatura. Para analisarmos com mais propriedade este dispositivo, foi necessário realizar a calibração do simulador numérico bidimensional, com objetivo de podermos simular outros comprimentos de canal e concentração de dopantes. Para esta calibração, utilizamos inúmeras extrações experimentais e a partir destas, ajustamos modelos e parâmetros do simulador. A partir desta calibração, foram feitas diversas simulações numéricas bidimensionais variando comprimento de canal, comprimento da região fracamente dopada e da temperatura. A partir destas simulações, foram geradas curvas da corrente de dreno pela tensão aplicada ao dreno e curvas da corrente de dreno pela tensão aplicada à porta, e extraídas as curvas da transcondutância em função da tensão aplicada à porta e da condutância de dreno em função da tensão aplicada ao dreno, para calcular os resultados de ganho intrínseco de tensão. Com as curvas geradas foram extraídas a tensão de limiar, a inclinação de sublimiar, a transcondutância, a condutância de saída, o ganho intrínseco de tensão em malha aberta e a frequência de ganho unitário, variando o comprimento de canal, a concentração de dopante e a temperatura. Os resultados obtidos serão apresentados ao longo do trabalho, apontando que, na tecnologia estudada, este dispositivo com comprimento de canal de L=150 nm atinge ganho intrínseco máximo de 41 dB e frequência de ganho unitário igual a 363 MHz para GC SOI com comprimento da região menos dopada próximo a 100 nm, comparado com AV de 33 dB e frequência de ganho unitário igual a 226 MHz para SOI MOSFET. Nota-se também que os dispositivos GC SOI da OKI Semiconductors estudado, apresenta um ponto de ganho de tensão máximo para LLD (comprimento da região fracamente dopada) aproximadamente igual a 100nm, independente do comprimento de canal, concentração de dopantes e temperatura.- Desenvolvimento de nanofios transistores em substratos SOI com espessuras nanométricas(2017) Nemer, J. P.Atualmente, uma série de trabalhos reportados na literatura mundial aponta a tecnologia Silício-sobre-Isolante (Silicon-On-Insulator SOI) como uma possível substituta da tecnologia MOS convencional na fabricação de transistores com comprimento de canal reduzido, constituindo uma importante alternativa para sustentar a contínua redução das dimensões enfrentada pela tecnologia CMOS. A utilização da tecnologia SOI apresenta melhorias tais como redução nas capacitâncias de junção e maior mobilidade dos portadores na região de canal, minimizando a ocorrência de efeitos parasitários indesejáveis que afetem o desempenho do transistor MOS. Embora o transistor na tecnologia SOI apresente diversas vantagens em comparação com a tecnologia CMOS convencional, em nosso país poucas universidades realizam a fabricação de dispositivos e circuitos em tecnologia SOI CMOS. A crescente miniaturização de dispositivos com comprimentos ainda menores, na ordem dos nanômetros, torna o processo de fabricação das junções de fonte e dreno complexo na região do canal. Devido ao comprimento de canal reduzido, as junções de fonte e dreno devem ser abruptas, de modo que a concentração de dopagem varie ordens de grandeza. Recentemente, uma estrutura de portas múltiplas foi proposta para evitar este problema: o dispositivo MOS sem junções (Junctionless Nanowire Transistors - JNT). Estes dispositivos apresentam excelente inclinação de sublimiar, baixa corrente de fuga, e alta taxa da corrente on/off. Portanto como desafio tecnológico fabricamos transistores sem junção JNT dopados e não dopados (undoped nanowire transistor) utilizando lâmina SOI com filme de silício e óxido enterrado nanométricos. Os transistores fabricados correspondem a uma estrutura tridimensional de múltiplas portas e apresentam um processo de fabricação mais simples que o CMOS tradicional, além de diversos trabalhos na literatura o demonstrarem como uma alternativa viável para substituir os transistores planares. Esses transistores foram fabricados no Centro de Componentes Semicondutores (CCS) da Unicamp e o grande desafio foi fabricar em uma lâmina que nos proporcionava espessuras nanométricas com o laboratório que ultimamente trabalha com espessuras micrométricas. Os dois conjuntos de transistores Junctionless e um nanofio Transistor ambos ultra thin and buried oxide (UTBB), são compostos por 54 transistores com diferentes números de dedos (1, 20, 120, 640 e 1280), W (0,05µm, 0,1µm e 0,5µm) e L (1,5µm, 1µm, 0,5µm e 0,1 µm). Para estes transistores são apresentados, simulação numérica tridimensional, as etapas do processo de fabricação e caracterização elétrica dos transistores e imagens com FIB e MEV foram realizadas para caracterizar o perfil dos transistores.