Programa de Pós-Graduação de Mestrado e Doutorado em Engenharia Elétrica
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Navegando Programa de Pós-Graduação de Mestrado e Doutorado em Engenharia Elétrica por Orientador "Gimenez, Salvador Pinillos"
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Dissertação Estudo da implementação de um escalonador baseado no algoritmo earliest-deadline-first por hardware para o IHM-PLASMA usando conceitos de processamento paralelo(2022) Krause, IgorEste projeto de pesquisa tem por objetivo implementar um novo bloco escalonador de tarefas de um sistema operacional baseado em tarefas, que foi implementado por hardware, para executar o processamento paralelo de instruções, intitulado Interlocked-Hardware- Microkernel (IHM), que é capaz de realizar a troca de tarefas em apenas dois ciclos de relógio (clock), a fim de aumentar a eficiência do processamento das instruções do microprocessador Plasma, que apresenta arquitetura do tipo Reduced Instruction Set Computer (RISC), utilizando-se o mínimo de recursos de hardware possível. Inicialmente este trabalho focou no estudo do microprocessador Plasma e posteriormente no estudo desse mesmo componente com a implementação do IHM em sua arquitetura. Foram estudados e documentados, de forma detalhada, o funcionamento e a arquitetura de todos os blocos básicos que compõem o sistema IHM. É esperado que outros projetistas de hardware possam se beneficiar com este projeto de pesquisa para implementar essa mesma estratégia de processamento paralelo de instruções em outros microprocessadores com a arquitetura RISC que executam sistemas operacionais baseados em tarefas. O novo bloco escalonador que foi incorporado ao IHM foi implementado com o algoritmo chamado Earliest-Deadline-First (EDF), que tende a tornar o sistema operacional baseado em tarefas (Hard real-time Systems) ainda mais eficiente que aqueles que são implementados com outros algoritmos, segundo a literatura atual. Essa nova solução de hardware realizada por este trabalho de pesquisa para o IHM foi simulada e analisada utilizando-se o Simulador Quartus Prime da Intel® e testado num kit didático com Field-Programmable Gate Array (FPGA) a fim de verificar o seu comportamento em termos de processamento de instruções em relação ao microprocessador Plasma original que usa um sistema operacional baseado em tarefas por software. Os resultados experimentais repetiram os dados da tese de Leandro P. Dantas de que o sistema IHM se torna mais eficiente quanto mais trocas de tarefas tem no sistema. Eles também mostraram que o papel do sistema IHM de realizar o escalonamento de tarefas economiza mais tempo da CPU (1015 ciclos de clock com algoritmo utilizado neste estudo) do que o papel de realizar a troca de contexto (140 ciclos de clock), o que não foi observado na tese de Leandro P. DantasDissertação Estudo de células fotovoltaicas (solares) utilizando como elemento construtivo mosfet com geometria de porta não convencional(2022) Sangar, Matheus de MouraSegundo estudo realizado pela International Energy Agency (IEA), o uso de energia solar poderá chegar a 30% em 2022 em países com maior capacidade instalada de geração, como a China, Alemanha, Japão e EUA. No Brasil, também é crescente o volume de investimentos no ramo da energia solar. Em junho de 2021, foram anunciados investimentos privados, que somados geram um total de 4,17 bilhões de reais no estado da Paraíba para a construção de uma fábrica de módulos fotovoltaicos e um complexo solar com capacidade de 1,6GW de capacidade instalada. Tendo em vista o grande espaço que a energia solar está tomando no cenário mundial, grandes têm sido os esforços acadêmicos e das empresas relacionadas a fim de melhorar o desempenho de uma célula solar. Neste estudo, serão utilizadas simulações numéricas tridimensionais a fim de obter as figuras de mérito, como rendimento e fator de forma, de células solares utilizando como elemento construtivo dois tipos de MOSFETs, sendo um com geometria de porta convencional (retangular) e outro com formato de porta não convencional, mais especificamente do tipo Fish, com o intuito de analisar novas propostas de células básicas construtivas para a implementação de células solares, em busca de se obter um melhor desempenho elétrico quando comparado àquele das células solares convencionais. Simulações numéricas tridimensionais foram realizadas com dois tipos de elementos básicos para a implementação de células solares, sendo que um deles é o MOSFET, canal N, do tipo depleção e com geometria de porta retangular convencional e o outro é semelhante a esse, porém com formato de porta do tipo Fish. Os principais resultados alcançados mostraram que o MOSFET, canal N, do tipo depleção com formato de porta do tipo Fish apresentou um rendimento de aproximadamente 54% (em porcentagem) maior do que aquele apresentado pela célula solar implementada com o MOSFET, canal N, do tipo depleção e com geometria de porta retangular convencional, considerando as diversas condições de polarização externa consideradas por esse estudo. Além disso, os Fatores de Forma de ambos os elementos básicos formados por esses tipos de MOSFETs apresentaram praticamente os mesmos valores (variação máxima de 1,66%, sendo que o com o formato de porta do tipo Fish alcançou o maior valor de Fator de Forma). Dessa forma, podemos concluir que o MOSFET, canal N, do tipo depleção, com formato de porta do tipo Fish pode ser considerado como alternativa construtiva para aumentar o desempenho elétrico das células solares baseadas em transistores de efeito de campoTese Estudo do uso da geometria de porta do tipo meio-diamante da segunda geração de estilos de leiaute não convencionais para MOSFETS(2023) Silva, G. A.Altos recursos são desprendidos em pesquisas e muitos estudos continuam sendo realizados para reduzir as dimensões dos Transistores de Efeito de Campo Metal-Oxido- Semicondutor (Metal-Oxide-Semiconductor Field Effect Transistors, MOSFETs) a fim de melhorar suas características elétricas. Os estilos de leiaute do tipo Diamante, Octo e Elipsoidal para MOSFETs são exemplos dos inovadores formatos de porta (primeira geração), que foram patenteado no Brasil pelo Centro Universitário FEI, e que são capazes também de potencializar os desempenhos elétricos, principalmente os analógicos desses transistores, sem gerar qualquer custo extra para o atual e estabelecido processo de fabricação de Circuitos integrados (CIs) Metal-Óxido-Semicondutor Complementar (Complementary Metal-Oxide-Semiconductior, CMOS). Buscando melhorar ainda mais o desempenho elétricos dos MOSFETs, esse projeto de pesquisa visa estudar o primeiro elemento dos estilos de leiaute de porta para MOSFETs da segunda geração, isto é o “Meio- Diamante”. Esse estilo de leiaute híbrido tem por objetivo reduzir ainda mais os comprimentos de canais dos MOSFETs em relação aos que foram alcançados pelo estilo de leiaute do tipo Diamante, e portanto são capazes de reduzir ainda mais a área de silício gasta pelos CIs CMOS analógicos. Por exemplo, alguns dos principais resultados encontrados por este projeto de pesquisa mostraram que o MOSFET do tipo Meio-Diamante foi capaz de alcançar um aumento na corrente de dreno de saturação, um aumento na frequência de ganho de tensão unitário e uma redução de resistência de estado ligado de 21%, 28% e 21%, respectivamente, que aquelas encontradas pelo MOSFET do tipo retangular equivalente, considerando-se que os dispositivos apresentam as mesmas áreas de porta, as mesmas larguras de canal e as mesmas condições de polarização. Portanto, segundo os resultados obtidos por este projeto de pesquisa, o estilo de leiaute de porta do tipo Meio-Diamante da segunda geração pode ser considerado uma outra alternativa para também potencializar ainda mais o desempenho elétrico dos MOSFETs, principalmente para aquelas aplicações de CIs CMOS analógicos, sem causar qualquer custo adicional para o processo de fabricação planar que são utilizados atualmenteTese Estudo dos estilos de leiaute não convencionais para mosfets planares em altas temperaturas considerando-se o nó tecnológico de 180nm(2021) Galembeck, E. H. S.Esta tese de doutorado teve por objetivo estudar os impactos no desempenho elétrico dos transistores de efeito de campo Metal-Óxido-Semicondutor (Metal-Oxide-Semiconductor (MOS) Field Effect Transistors, MOSFETs) implementados com diferentes estilos de leiaute da região de porta (hexagonal, também chamado de Diamante (Diamante MOSFET, DM); octogonal (Octogonal MOSFET, OM); elipsoidal (Elipsoidal MOSFET, EM)) decorrentes dos efeitos das altas temperaturas em relação àquele obtido por meio do MOSFET do tipo convencional equivalente, ou seja, aquele que apresenta geometria de porta retangular (Retangular MOSFET, RM). A tecnologia de fabricação de circuitos integrados (CIs) MOS complementar (Complementary MOS, CMOS) utilizada para a fabricação desses transistores foi a do nó tecnológico de 180nm da Taiwan Semiconductor Manufacturing Company (TSMC), que utiliza lâminas de silício do tipo convencional (Bulk). Para realizar este estudo comparativo, foram utilizados dados experimentais e resultados de simulações numéricas tridimensionais. As simulações numéricas tridimensionais auxiliaram na compreensão dos comportamentos físicos e elétricos dos efeitos intrínsecos dos MOSFETs com os diferentes estilos de leiaute não convencionais, tais como os Efeitos de Canto Longitudinal (Longitudinal Corner Effect, LCE), da associação paralela de SOI MOSFETs com a mesma largura de canal e diferentes comprimentos de canal (PArallel Connection of Different Channel Lengths Effects, PAMDLE) e da desativação dos MOSFETs parasitários nas regiões de bico de pássaro (DEactivation the PArasitic MOSFETs in the Bird’s Beak Regions Effect, DEPAMBBRE). Os efeitos LCE e PAMDLE são os responsáveis por potencializar os desempenhos elétricos dos DM, OM e EM, em relação àquele observado no RM equivalente, considerando entre eles as mesmas áreas de porta e condições de polarização. Os resultados demonstraram que os efeitos LCE e PAMDLE se mantêm ativos para as diferentes tecnologias de fabricação de CIs CMOS, como a da Silício-Sobre-Isolante (Silicon-On-Insulator, SOI) MOSFET de 1µm da Université de Louvain La Neuve (Bélgica) e da TSMC de 180nm, independentemente da faixa de temperatura no qual os transistores foram estudados (faixa de 300K a 573K, neste caso). Além disso, foram observados ganhos nos principais parâmetros elétricos e figuras de mérito analógicos dos MOSFETs implementados com diferentes estilos de leiaute em relação ao RM equivalente. Para ilustrar a corrente entre dreno e fonte de saturação, a transcondutância máxima e a frequência de ganho de tensão unitária do DM apresentaram ganhos de 66%, 43% e 57%, respectivamente, considerando-se a mais crítica temperatura a que eles foram expostos (573K). Resultados similares foram obtidos para o OM e o EM. Portanto, baseado nos resultados obtidos, pode-se concluir que os MOSFETs com esses diferentes estilos de leiaute estudados podem ser considerados como alternativos para potencializar o desempenho elétrico para as diferentes áreas de aplicações, que requerem que esses transistores operem em altas temperaturas, tais como nas aplicações espaciais, automotivas, industriais, militares e médicasTese Otimização de projetos de circuitos integrados cmos analógicos utilizando-se o imtgspice, otas cascateados e mosfets do tipo diamante(2022) Banin Júnior, J. R.O projeto de circuitos integrados (CIs) Metal-Óxido-Semicondutor Complementar (Complementary Metal-Oxide-Semiconductor, CMOS) analógicos robustos é um processo muito complexo e demorado, pois envolve muitas variáveis de entrada e muitas variáveis de saída (especificações) que devem ser atendidas todas ao mesmo tempo. Ou seja, trata-se de um sistema complexo de otimização, que pode ser resolvido de uma maneira mais ágil por meio do uso de técnicas heurísticas de inteligência artificial (IA). Dentro deste contexto, a motivação deste projeto de pesquisa é desenvolver uma metodologia para projetar e otimizar CIs CMOS analógicos robustos com os MOSFETs do tipo Diamante de forma automática. Isso foi realizado por meio do desenvolvimento de um modelo analítico que leva em conta os efeitos intrínsecos a sua estrutura: Efeito de Canto Longitudinal (Longitudinal Corner Effect, LCE) e Efeito das Conexões Paralelas dos MOSFETs com Comprimentos de Canal Diferentes (Parallel Connections of MOSFETs with Different Channel Lenghts Effect, PAMDLE), para que seja possível a realização de simulações SPICE com esses dispositivos. Esses efeitos são capazes de potencializar sua corrente de dreno em relação a de um MOSFET com geometria de porta retangular de mesma área de porta e mesmas condições de polarização. Esse modelo analítico foi incorporado à ferramenta computacional de projeto e otimização de CIs CMOS analógicos e de radiofrequência, que integra metodologias heurísticas de IA à inteligência humana (IH), por meio da expertise do projetista. Além disso, foi desenvolvida uma metodologia para transformar MOSFETs do tipo retangular em MOSFETs do tipo Diamante, levando-se em conta que eles apresentam as mesmas correntes de dreno e respeitando-se todas as regras de leiaute pertinentes a um processo de fabricação de CIs CMOS. Para validar o modelo analítico SPICE do MOSFET do tipo Diamante e a metodologia desenvolvido para a transformação de MOSFETs convencionais (Conventional MOSFETs, CMs) em transistores do tipo Diamante (Diamond MOSFETs, DMs), dois projetos de amplificadores operacionais de transcondutância (Operational Transconductance Amplifiers, OTAs) foram realizados, sendo o primeiro um OTA de um único estágio e uma única saída (Single Ended- Single Stage, SESS) e o segundo um OTA Miller. Os resultados mostraram que a metodologia proposta pode ser considerada uma alternativa para o desenvolvimento de CIs CMOS robustos com o uso de MOSFETs do tipo Diamante, com um erro máximo entre os OTAs SESS e Miller implementados com CMs e os OTAs SESS e Miller implementados com DMs, de até 3% para todas as figuras de mérito avaliadas [ganho de tensão em malha aberta (AV0), tensão de saída (VOUT), margem de fase (MF), frequência de ganho de tensão unitário (fT) e potência dissipada (PTOT)]. Por exemplo, a utilização da metodologia reduz significativamente a área de porta (AG) total em até 43% para o OTA Miller implementado com DMs (ângulo a igual a 45º) em comparação ao OTA Miller implementado com CMs. Um segundo estudo também foi realizado para mostrar que o projeto de amplificadores em cascata feitos com amplificadores previamente otimizados apresenta uma menor performance elétrica e podem limitar suas aplicações do que aqueles implementados sem que estejam otimizados anteriormente. Os resultados mostram que o desempenho elétrico com essa abordagem é aumentado em 2,2% para AV0 e 22,7% para a frequência de corte (fC) em comparação ao desempenho elétrico de amplificadores em cascata que são implementados com blocos previamente otimizados. Além disso, a aplicação da segunda metodologia pode reduzir AG em 44,6% em relação àquele observado utilizando-se a metodologia tradicional. Além disso, o amplificador avaliado com a segunda metodologia proposta é capaz de operar em uma faixa de temperatura muito maior (entre -40oC e 125oC) enquanto que o amplificador avaliado com metodologia tradicional opera entre 0oC e 36oC. Portanto, pode-se concluir que as duas metodologias aqui apresentadas podem ser consideradas uma alternativa para apoiar os projetistas de CIs CMOS analógicos para melhorar o desempenho elétrico e a robustez, reduzir os tempos de desenvolvimento de projeto e de otimização e a área total de porta dos amplificadores