Engenharia Elétrica
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Dissertação Influência de variações dimensionais decorrentes do processo de fabricação sobre parâmetros elétricos de FinFETs(2009) Bühler, R. T.A rápida e crescente demanda por tecnologias que permitam a redução das dimensões dos transistores além dos limites físicos permitidos nos transistores planares de porta única, leva a uma nova era de dispositivos com estruturas verticais de geometrias variadas, como estruturas tridimensionais. O FinFET é um desses novos dispositivos. Este trabalho abordou alguns ods principais parâmetros elétricos envolvidos no comportamento e desempenho dos dispositivos FinFET com alertas de formato trapezoidal, destacando quais estruturas apresentam vantagens e desvantagesn de acordo com as variações decorrentes do processo de fabricação. Estudos foram realizados a partir de simulações numéricas tridimensionais de transistores FinFET com alertas de formatos trapezoidais e comprimentos de canal distintos. Foi observada a contribuição das variações dimensionais sobnre transcondutância, a condutância de saída e o ganho intrínseco de tensão que apresentou aumentos de até 1,20dB, apenas com a variação do formato de aleta. Também foram estudados outros parâmetros de suma importência, como a tensão de limiar e a inclinação de sublimiar. Os diferentes formatos de aletad, quando submetidos a uma análise AC de pequenos sinais, provaram também possuir influência sobre a frequência de ganho unitário, decorrente da mudança na capacitância de porta, devida à variação do acoplamento das cargas ativas no canal com a porta e com o substrato. Variações de até 15% na condutância de saída, como resultado da variação no formato da aleta, e de até 25%, variando-se a largura do dispositivo, foram observadas. A transcondutância possui maior dependência com o formato do dispositivo, variando até 10,11% entre alguns formatos de dispositivos. A frequência de ganho unitário obteve valor máximo para dispositivos estreitos e com canal curto, além da dependência com o formato do dispositivo. A dependência da tensão de limiar com a polarização do substrato, variando o formato do dispositivo, também foi observada. Apesar dos dispositivos terem se mostrado pouco susceptívies à variação da tensão de substrato, para alguns formatos da seção transversal a tensão de limiar apresentou variação de até 5,29%.Dissertação Estudo de efeitos de canto em transistores de porta tripla(2009) Bechelli, R. P.Neste trabalho são desenvolvidos estudos de efeito de canto em transistores tridimensionais do tipo SOI MOSFET com a segunda interface em depleção ou neutra, através de simulação numérica tridimensional. Foram simulados transistores tridimensionais do tipo porta tripla (triple gate) com cantos arredondados e vivos, com altura e largura da ilha de silício variando de 30 a 70nm e concentração de dopantes de 1x1016cm-3 a 1x1019cm-3. Com o auxílio dos dados simulados foram extraídas as curvas 1xV para caracterização dos dispositivos e efetuadas a comparação entre os mesmos. Foi desenvolvido um método de avaliação e comparação do efeito de canto entre dispositivos de dimensões e concentrações diferentes, baseado na comparação da concentração de portadores em diferentes cortes sobre a seção transversal dos transistores, polarizados na tensão de limiar, para baixos valores de tensão de dreno (50 mV), utilizando os dois perfis propostos no estudo: canto vivo e canto arredondado. O modelo de análise sugerido também permite identificar a existência de inversão volumétrica durante a polarização dos dispositivos. O estudo também avaliou a possibilidade a variar o raio de curvatura noc anto para que fosse possível comparar e avaliar a influência deste parâmetro nas características elétricas dos transistores simulados. É proposta uma forma de descrição de transistores tridimensionais de porta tripla e cantos arredondados, na linguagem de entrada do simulador numérico, o que facilita a variação dos parâmetros e o ajuste da grade de simulação. A partir dos resultados obtidos, conclui-se que em transistores com três portas há um aumento da densidade de corrente na proximidade dos cantos, cuja intensidade depende diretamente do raio de curvatura. Observa-se também que o efeito de canto sobre a corrente de dreno tende a ser mais intensa em transistores mais dopados. Em transitores com níveis de dopantes acima de 3x1018 cm-3 observou-se um segundo pico na segunda derivada da função IdxVg, indicando que há inversão do canto em polarização de porta diferente daquela observada para o restante do dispositivo. Identifica-se nesse estudo que a influência do efeito de canto sobre a corrente de dreno ocorre, no entanto, mesmo sem a presença desse segundo pico.Dissertação Estudo do efeito do desalinhamento da máscara de porta sobre a corrente de dreno em MOSFETs com geometria de porta trapezoidal(2014) Sabbadin, D. S.Este trabalho trata do estudo do efeito do desalinhamento da máscara de porta sobre as características elétricas dos MOSFETs (Metal Oxide Semiconductor Field Effect Transistor), com formato de portas não retangulares. Para a parte experimental, alguns protótipos foram manufaturados em tecnologia CMOS, utilizando-se o programa educacional multiusuário de fabricação de circuitos integrados do MOSIS. A estrutura de teste triangular desalinhada é um arranjo de MOSFETs, com portas não retangulares, utilizável para extração do desalinhamento entre a porta do MOSFET e as demais estruturas, em função das diferenças de corrente de dreno. Embora tais estruturas tenham formatos não retangulares, que podem ser inadequados ao projeto de circuitos convencionais, a vantagem de se medir corrente em relação à tensão, as fazem muito úteis. Este trabalho foi executado em três etapas. Na primeira etapa foram simuladas estruturas tridimensionais em tecnologia Convencional (Bulk) e SOI (Silicon On Insulator) mantendo-se a largura de canal dos MOSFETs constante e variando-se os desalinhamentos de porta na faixa de 0 nm a 250 nm. Na segunda etapa foram simuladas estruturas Convencionais (Bulk) e SOI (Silicon On Insulator), com as medidas reais construídas pela tecnologia oferecida pelo programa de pesquisa do MOSIS, variando-se a largura de canal dos MOSFETs e deslocando a porta na faixa de 0 nm a 490 nm. Na terceira e última etapa foram realizadas medidas experimentais em 30 dispositivos de portas trapezoidais com dois drenos distintos e fonte em comum. Um modelo algébrico para cálculo de desalinhamento foi estudado e aferido a partir das medidas e simulações. Como resultado das simulações e medições constatou-se a precisão do modelo de desalinhamento estudado em ambas as tecnologias, Convencional (Bulk) e SOI (Silicon On Insulator).Dissertação Efeito de corpo em transistores SOI de porta dupla vertical(2009) Cattaneo, M.Este trabalho tem como objetivo apresentar um estudo da influência da polarização de substrato ou porta inferior em dispositivos FinFET SOI com paredes paralelas e canal n, por meio de simulações numéricas tridimensionais. O FinFET possui maior controle das cargs na região ativa em relação aos transistores SOI planares, por isso é mais imune aos efeitos de canal curto. São estruturas que apresentam dimensões na ordem de dezenas de nanômetros. Os dispositivos FinFETs estudados são estruturas de porta dupla. O que se deseja, é analisar o comportamento do parâmetro da tensão limiar (Vth) para inversão na interface óxido de porta e região ativa de silício (1ª interface) do dispositivo para as variações positivas e negativas de tensão aplicada na porta inferior (sbstrato). Realiza-se uma análise da distribuição de cargas e do comportamento da tensão de limiar devido à influência das portas laterais e da porta inferior na 2ª interface do dispositivo, levando-se em consideração a variação da largura Vfin e a variação da concentração de dopagem Na. Através desta análise demonstra-se que os dispositivos FinFETs com largura (Wfin) menor apresentam uma menor influência da polarização de porta inferior na região ativa de silício, o que siginifica um menor efeito de corpo e que é caracterizado pela menor inclinação na curva característica da tensão limiar (Vth) em função da tensão de porta inferior (Vg2). Este fato traz vantagens em termos de parâmetros elétricos e características operacionais, tais como o controle de dreno pela porta, menor inclinação de sunblimiar, menor variação daamplitude da tensão de limiar e aumento no intervalo de valores de tensão de substrato em que o dispositivo permanece totalmente depletado. Além disso, observa-se que os dispositivos estudados não apresentam a 2ª interface totalmente acumulada em nenhuma condição de tensão substrato (até- 30V), quando a primeira interface encontra-se invertida. Este fato deve-se ao compartilhamento de uma regiãoativa (cantos inferiores) que pertencem às duas interfaces. Sendo assim, em função de Vg2, há condições de acumulação parcial da 2ª interface. Esta acumulaçãosurge inicialmente no centro da seção transversal e, conforme a tensão de substrato torna-se mais negativa, esta região acumulada cresce e aproxima-se dos cantos. Como consequência há leve (quantificada no trabalho) variação da tensão de limiar com Vg2, mesmo para acumulação na 2ª interface, o que não se observa em dispositivos planares. A dependência da tensão limiar com a polarização de substrato ficou bem caracterizada nos FinFETs estudados, bem como a distribuição da densidade de correnteDissertação Estudo da distribuição da corrente em MUGFETS e modelagem da resistência de espraiamento em FINFETS nanométricos(2012) Malheiro, Cristiano TavaresO foco deste trabalho é estudar os caminhos da corrente em transistores de múltiplas portas em três regimes de operação (sublimiar, limiar e pós-limiar) e, a partir deste estudo, analisar e modelar o efeito do espraiamento da corrente nas regiões de extensão de fonte e dreno para os dispositivos FinFET SOI de porta dupla. Examinando por onde a corrente percorre o dispositivo desde o dreno até a fonte, entende-se a origem e a composição das resistências parasitárias. Essas resistências, nos transistores FinFET, tendem a apresentar valores elevados, implicando na dificuldade em utilizar este tipo de dispositivo. Desta forma, entendida a origem das resistências parasitárias, torna-se necessário criar modelos que permitam estimá-las facilmente. Neste sentido, este trabalho apresenta um novo modelo analítico para representação da resistência de espraiamento (RSP1) em dispositivos FinFET de porta dupla, sem parâmetros de ajuste, visando um equacionamento simples e que pode ser utilizado para um maior número de dispositivos que os modelos anteriormente publicados. Os dados extraídos da simulação numérica, referentes ao estudo da resistência de espraiamento consideraram o uso de confinamento quântico para a comparação com o modelo proposto, por entender que a parcela do espraiamento é dependente da espessura do canal (xc) independentemente do valor da largura da aleta (WFIN). Os resultados obtidos por meio da modelagem proposta foram comparados com os valores extraídos da simulação numérica para três diferentes concentrações de impurezas dopantes (ND=1x1019cm-3; ND=5x1019cm-3 e ND=1x1020cm-3) nas regiões de fonte e dreno do transistor. Além disso, foram também comparados com modelos já existentes na literatura (Dixit e Parada). O novo modelo apresentou erros menores que 8% para toda a faixa de largura de aletas (WFIN) simuladas desde 16nm até 51nm, enquanto os modelos anteriores garantiram precisão apenas para alguns pontos dessa faixa. Neste trabalho, a parcela de resistência de espraiamento (RSP1) representou uma contribuição de aproximadamente 40% sobre a resistência de extensão das regiões de fonte/ dreno (REXT), o que indica que é importante considerar esse efeito na associação das resistências parasitárias.- Estudo de modelos de mobilidade para simulação de dispositivos de múltiplas portas(2012) Perin, André LuizA utilização da tecnologia SOI ajudou a melhorar a escalabilidade dos transistores mas, com a redução das dimensões, permaneceram relevantes alguns efeitos adversos e indesejáveis. Esses efeitos impulsionaram o desenvolvimento e a produção em massa de dispositivos de múltiplas portas, que possuem estruturas tridimensionais. Tais estruturas utilizam diversos planos cristalinos nas interfaces do silício com o dielétrico e, com isso, alguns parâmetros elétricos, como a mobilidade, possuem valores diferentes nas várias interfaces definidas. Neste trabalho é proposto um modelo de mobilidade de elétrons, desenvolvido com o objetivo de calcular a mobilidade em função das possíveis variações da orientação cristalina da superfície em um dispositivo tridimensional. Variações desse modelo foram aplicadas aos transistores surrounding gate CYNTHIA e triple-gate do tipo nMOS. Foi realizada a implementação do modelo em um simulador numérico tridimensional. Também foram realizadas simulações com os dois tipos de dispositivos, os resultados comparados a valores experimentais e aos resultados de simulações feitas com o uso de modelos bidimensionais adaptados para simuladores tridimensionais, com o objetivo de calibrar o modelo e validar seus resultados. Os resultados obtidos com o uso do modelo proposto possibilitaram a visualização de parâmetros elétricos que não poderiam ser observados com o uso dos modelos bidimensionais convencionais
- Análise e modelagem da resistência de espraiamento em transistores FINFET(2011) Parada, M. G. O.A resistência parasita nos transistores FinFET tende a apresentar valores elevados devido à estreita largura da aleta de silício e isto tem sido uma das principais limitações no uso deste tipo de dispositivo. Diversos estudos já foram realizados visando a minimizar este problema e algumas soluções como crescimento epitaxial na extensão de fonte e dreno e a utilização de diversas aletas em paralelo (Multi-Finger) já demonstram grandes melhorias. A resistência total é formada por diferentes componentes e uma destas, a resistência de espraiamento, que ocorre devido ao desvio do caminho da corrente na proximidade da fonte e do dreno, foi foco de estudo deste trabalho. Observou-se uma falta de estudos a respeito desta parcela de resistência, que se torna cada vez mais significativa à medida que as outras parcelas vêm sendo constantemente reduzidas. Este trabalho apresenta um novo modelo analítico para representação da resistência de espraiamento em dispositivos FinFET de porta dupla, visando a um equacionamento simples e que pode ser utilizado para um maior número de dispositivos que o modelo anteriormente utilizado. Os resultados foram validados através de simulações numéricas utilizando um simulador de dispositivos. O novo modelo apresentou erros de menos de 10% para a toda faixa de largura de aletas simuladas, enquanto o modelo anterior garantiu essa precisão apenas para a faixa de 47 a 51nm.
- Estudo de transistores SOI MOS de perfil trapezoidal através de simulação numérica tridimensional(2008) Martins, Luiz Gustavo PereiraOs dispositivos SOI MOS de múltiplas portas estão entre os transistores não planares de melhor desempenho, uma vez que, ao possuir o canal envolvido por mais de uma porta é maior o controle sobre as cargas no interior do canal, minimizando os efeitos causados pela redução das dimensões (escalamento). No processo de fabricação destes dispositivos podem ocorrer variações geométricas que eventualmente influenciam seu funcionamento elétrico. Neste trabalho é apresentado um estudo das características elétricas de dispositivos de portas triplas, não planares, construídos sobre substratos SOI, quando submetidos a variações geométricas de inclinação das paredes laterais e da variação de concentração de dopantes na região ativa. Foi executada uma série de simulações numéricas tridimensionais com o intuito de levantar as curvas características de corrente versus tensão dos dispositivos. A partir das curvas resultantes, foram determinadas as tensões de limiar (VTh), inclinações de sublimiar (S),transcondutâncias (gm) e condutâncias de dreno (gd). Os resultados obtidos mostraram que tanto o ângulo de inclinação das paredes laterais, como a concentração de dopantes no silício influem diretamente no desempenho dos transistores. Além da análise dos parâmetros elétricos obtidos através de simulações numéricas, também é apresentada uma extensão do modelo analítico tradicional de corrente de dreno, aplicável diretamente a transistores de paredes inclinadas. Trata-se de uma expressão fechada da corrente em função do ângulo e da polarização, para a região de saturação. O modelo é verificado comparando-se sua saída com dados de simulação.
- Modelos analíticos para efeitos de canal curto em transistores de porta dupla simétricos e assimétricos(2016) Nascimento, A. S.A tecnologia Silício-sobre-Isolante (Silicon-on-Insulator - SOI) tem evoluído e oferecido novas arquiteturas para os dispositivos. Dentre os novos dispositivos, o FinFET e o UTBB estão entre os poucos que permitem o escalamento para tecnologias abaixo de 10 nm, quando se trata de maior imunidade aos efeitos de canal curto. Uma ferramenta importante para auxiliar o entendimento dos dispositivos e facilitar a predição de novas tecnologias são os modelos analíticos, que descrevem o comportamento de alguma característica ou efeito presente nos transistores. Neste trabalho, foram estudados e propostos modelos analíticos de resistência parasitária e corrente de dreno em FinFETs e de DIBL (Drain Induced Barrier Lowering – Diminuição da Barreira de potencial Induzida pelo Dreno) em UTBBs. Esses são efeitos parasitários importantes nesses dispositivos que são utilizados como critérios para dizer se uma tecnologia tem ou não uma boa imunidade aos efeitos de canal curto. Em FinFETs, é feita a avaliação dos modelos já existentes para a resistência parasitária, além do estudo e proposta de evolução do modelo de corrente de dreno SDDGM, proposto por Cerdeira et al em 2008, acrescentando a ele a resistência parasitária modelada fisicamente, que antes fazia parte do modelo apenas como um parâmetro de ajuste. A análise dos três modelos de resistência parasitária presentes na literatura mostrou que o modelo de Pereira e Giacomini é o mais adequado, apresentando erros percentuais abaixo de 10% para diferentes características de fonte e dreno, quando comparado aos resultados de simulações numéricas tridimensionais e de dados experimentais de resistência parasitária. Também foi feita a integração do modelo de corrente com o modelo da resistência parasitária, com base na degradação das tensões efetivas aplicadas à porta e ao dreno do dispositivo, permitindo assim a substituição de um parâmetro de ajuste pela resistência parasitária calculada fisicamente através do modelo proposto por Pereira e Giacomini. Essa alteração não acrescenta nenhum parâmetro de ajuste adicional ao modelo de corrente de dreno. O modelo completo de corrente proposto foi avaliado através de simulações numéricas tridimensionais e apresentou boa concordância, reproduzindo muito bem as curvas de corrente de dreno para caracteristícas e polarizações diversas. Em UTBBs, o comportamento do DIBL é investigado em detalhes para temperaturas até 150ºC. A análise é baseada em dados experimentais, simulações numéricas de dispositivos e modelos publicados na literatura. As medidas revelaram aumento do DIBL com o aumento da temperatura. Simulações de dispositivos realizadas para diferentes estruturas de camada fina (totalmente depletadas) mostraram a generalidade desse comportamento. Três modelos analíticos disponíveis na literatura para o cálculo do DIBL: modelo VDT, modelo de Arshad et al e modelo de Fasarakis et al foram avaliados quando aplicados para diferentes temperaturas. Embora o modelo de Fasarakis tenha apresentado os valores mais próximos aos experimentais, a dependência do DIBL com a temperatura foi superestimada para dispositivos com canal mais curto e subestimada para dispositivos com canal mais longo. Foi proposta neste trabalho uma forma de adequar o modelo de Fasarakis et al, através da inclusão da carga de inversão e da posição do canal dependente da temperatura, com o intuito de reproduzir corretamente a variação do DIBL com a temperatura para comprimentos de canal diferentes. Os resultados obtidos mostraram uma boa concordância com os dados experimentais e um significativo ganho de precisão em relação aos modelos da literatura, principalmente para comprimentos de canal na faixa de aplicações de tensão ultra baixa digital e com bom desempenho analógico para a tecnologia estudada.