Estudo do comprimento efetivo de canal em transistores soi sem junções
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Tipo de produção
Dissertação
Data
2024
Autores
Silva, Éverton Matheus da
Orientador
Doria, R. T.
Periódico
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Citação
SILVA, Éverton Matheus da. Estudo do comprimento efetivo de canal em transistores soi sem junções. 2024. 82 f. Dissertação (Mestrado em Engenharia Elétrica) - Centro Universitário FEI, São Bernardo do Campo, 2024. Disponível em: Texto na íntegra.
Texto completo (DOI)
Palavras-chave
Transistor MOS sem junções,Junctionless nanowires,Comprimento efetivo de canal,Capacitância de porta
Resumo
Desde meados da década de 60, os MOSFET (Metal-Oxide-Semiconductor-Field Efect Transistor) constituem o mais importante componente utilizado em circuitos eletrônicos. Com a contínua redução do tamanho dos dispositivos, buscando-se aumentar a capacidade de processamento sem grande incremento na área dos chips e em sua potência elétrica dissipada, diversos efeitos indesejáveis começam a ser observados. Tais efeitos são denominados de canal curto (SCEs) e se devem à redução do controle da porta sobre as cargas de depleção geradas na região do canal, devido ao aumento da influência das regiões de depleção de fonte e dreno sobre as cargas na região de canal. Diversas tecnologias foram desenvolvidas visando proporcionar uma maior imunidade aos SCEs, como os transistores de múltiplas portas e a tecnologia silício-sobre-isolante (SOI). Entretanto, a fabricação de transistores de dimensões extremamente reduzidas (sub-20 nm) começa a apresentar outros gargalos como a formação das junções de fonte e dreno sem a difusão de dopantes para o interior da região de canal. Assim, foi desenvolvido um novo dispositivo, denominado Transistor Sem Junções (Junctionless Nanowire Transistor – JNT), em que o tipo de dopantes é o mesmo nas regiões de fonte, canal e dreno. Este transistor usualmente tem múltiplas portas e é fabricado em tecnologia SOI. Diferentemente dos transistores convencionais que operam em regime de inversão, transistores sem junções operam em regime de depleção parcial e acumulação. Assim, considerando um dispositivo construido com um nanofio tipo N, para tensão de porta igual a zero, toda a camada de silício na região de canal se encontra depletada. Conforme se aumenta a tensão de porta, a região de depleção diminui, permitindo a formação de um canal de condução (Componente de corrente de corpo Icp). Devido à ausência de junções e ao modo de funcionamento, quando polarizado em regime de sublimiar, a região de depleção de canal que impede a condução se estende em direção às regiões de fonte e dreno, de modo a aumentar o comprimento efetivo do dispositivo, reduzindo a ocorrência de efeitos de canal curto. Atualmente, não existem metodos experimentais maduros citados na teoria para a extração do comprimento efetivo de canal no JNT, logo, neste trabalho é apresentado um método de extração do comprimento efetivo de canal a partir da capacitância de porta em transistores MOS sem junções. Foi avaliada a relação de dependência entre o comprimento efetivo de canal e o valor da capacitancia de porta, tanto de forma experimental, quanto através de simulações numéricas, através do simulador Sentaurus device. Os resultados obtidos indicam que o comprimento efetivo de canal é da ordem de 10 a 15 nm superior ao comprimento da máscara, considerando estruturas operando em modo acumulação com tensão de dreno VDS = 50mV, comprimentos de canal de máscara variando entre 30nm e 100nm e comprimentos de fonte e dreno variando entre 5nm e 30nm para estruturas simuladas com e sem espaçadores e estruturas físicas com comprimentos de canal de 10um e 100nm com 50 fins paralelos e largura do fin de 1um, sendo estas com espaçadores e comprimento de fonte e dreno de 15nm, os resultados obtidos apresentam características que podem ser extremamente importantes em nós tecnológicos avançados
Since the mid-1960s, Metal-Oxide-Semiconductor-Field Effect Transistors (MOSFETs) have constituted the most important component used in electronic circuits. With the continuous reduction in device size, aiming to increase processing capability without significant increment in chip area and power dissipation, several unwanted effects begin to be observed. These effects are called Short Channel Effects (SCEs) and are due to the reduction of gate control over the depletion charges generated in the channel region, due to the increased influence of the source and drain depletion regions over the charges in the channel region. Several technologies have been developed to provide greater immunity to SCEs, such as multiple-gate transistors and Silicon-On-Insulator (SOI) technology. However, the fabrication of extremely small transistors (sub-20 nm) begins to present other bottlenecks such as the formation of source and drain junctions without the diffusion of dopants into the channel region. Thus, a new device, called Junctionless Nanowire Transistor (JNT), was developed, in which the dopant type is the same in the source, channel, and drain regions. This transistor usually has multiple gates and is fabricated in SOI technology. Unlike conventional transistors that operate in inversion mode, Junctionless transistors operate in partial depletion and accumulation mode. Thus, considering a device constructed with an N-type nanowire, for zero gate voltage, the entire silicon layer in the channel region is depleted. As the gate voltage increases, the depletion region decreases, allowing the formation of a conduction channel (Body Current Component Icp). Due to the absence of junctions and the operating mode, when biased in the subthreshold regime, the channel depletion region that prevents conduction extends towards the source and drain regions, increasing the effective length of the device, and reducing the occurrence of short-channel effects. Currently, there are no mature experimental methods cited in theory for extracting the effective channel length in JNT, therefore, this work presents a method for extracting the effective channel length from the gate capacitance in Junctionless transistors. The dependence relationship between the effective channel length and the gate capacitance value was evaluated, both experimentally and through numerical simulations, using the Sentaurus device simulator. The results obtained indicate that the effective channel length is on the order of 10 to 15 nm longer than the mask length, considering structures operating in accumulation mode with drain voltage VDS = 50mV, mask channel lengths ranging from 30nm to 100nm, and source and drain lengths ranging from 5nm to 30nm for simulated structures with and without spacers and physical structures with channel lengths of 10µm and 100nm with 50 parallel fins and fin width of 1µm, these with spacers and source and drain length of 15nm, the results obtained show characteristics that can be extremely important in advanced technological nodes.
Since the mid-1960s, Metal-Oxide-Semiconductor-Field Effect Transistors (MOSFETs) have constituted the most important component used in electronic circuits. With the continuous reduction in device size, aiming to increase processing capability without significant increment in chip area and power dissipation, several unwanted effects begin to be observed. These effects are called Short Channel Effects (SCEs) and are due to the reduction of gate control over the depletion charges generated in the channel region, due to the increased influence of the source and drain depletion regions over the charges in the channel region. Several technologies have been developed to provide greater immunity to SCEs, such as multiple-gate transistors and Silicon-On-Insulator (SOI) technology. However, the fabrication of extremely small transistors (sub-20 nm) begins to present other bottlenecks such as the formation of source and drain junctions without the diffusion of dopants into the channel region. Thus, a new device, called Junctionless Nanowire Transistor (JNT), was developed, in which the dopant type is the same in the source, channel, and drain regions. This transistor usually has multiple gates and is fabricated in SOI technology. Unlike conventional transistors that operate in inversion mode, Junctionless transistors operate in partial depletion and accumulation mode. Thus, considering a device constructed with an N-type nanowire, for zero gate voltage, the entire silicon layer in the channel region is depleted. As the gate voltage increases, the depletion region decreases, allowing the formation of a conduction channel (Body Current Component Icp). Due to the absence of junctions and the operating mode, when biased in the subthreshold regime, the channel depletion region that prevents conduction extends towards the source and drain regions, increasing the effective length of the device, and reducing the occurrence of short-channel effects. Currently, there are no mature experimental methods cited in theory for extracting the effective channel length in JNT, therefore, this work presents a method for extracting the effective channel length from the gate capacitance in Junctionless transistors. The dependence relationship between the effective channel length and the gate capacitance value was evaluated, both experimentally and through numerical simulations, using the Sentaurus device simulator. The results obtained indicate that the effective channel length is on the order of 10 to 15 nm longer than the mask length, considering structures operating in accumulation mode with drain voltage VDS = 50mV, mask channel lengths ranging from 30nm to 100nm, and source and drain lengths ranging from 5nm to 30nm for simulated structures with and without spacers and physical structures with channel lengths of 10µm and 100nm with 50 parallel fins and fin width of 1µm, these with spacers and source and drain length of 15nm, the results obtained show characteristics that can be extremely important in advanced technological nodes.