Repositório do Conhecimento Institucional do Centro Universitário FEI
 

Engenharia Elétrica

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Assunto: search.filters.subject.Transistores

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    Dissertação
    Efeitos da operação em altas temperaturas sobre as propriedades elétricas de nanofios transistores MOS de diferentes tecnologias
    (2023) Prates, Rhaycen Rodrigues
    Este trabalho tem como objetivo comparar as propriedades elétricas de dois tipos de nanofios transistores MOS em temperaturas de operação de 300 K a 580K. Serão comparados os nanofios transistores de modo inversão (IM) e sem junções (juncionless-JNT) de porta tripla, tipo “n”, com diferentes larguras de fin e mesma tecnologia de fabricação. As comparações e análises do comportamento dos dispositivos foram realizadas através da extração de parâmetros elétricos de medidas experimentais, através de simulações numéricas tridimensionais e do estudo dos modelos físicos que descrevem as grandezas fundamentais dos transistores estudados. Com as análises realizadas, foi demonstrado que os nanofios transistores sem junções apresentaram uma variação da tensão de limiar com a temperatura 17%menos do que a dos nanofios transistores de modo inversão com dimensões similares. Os nanofios transistores modo inversão apresentaram razão entre a corrente de sublimiar em 580 K e 300K, 40% menor para o dispositivo mais largo do que os nanofios transistores sem junções, evidenciando uma menor variação da corrente de sublimiar com a temperatura. O inverso da inclinação de sublimiar de ambos os dispositivos se manteve próximo ao valor ideal em todas as temperaturas, o que indica que os nanofios estudados não sofrem de efeitos de canal curto, a mobilidade, a transcondutância máxima e a corrente de condução dos nanofios transistores modo inversão possuem maiores valores do que as dos nanofios, transistores sem junções em todas as temperaturas. Entretanto, a variação destes parâmetros com a temperatura é menor nos nanofios transistores sem junções cuja variação da transcondutância máxima com a temperatura é de 75% menor e a variação da corrente de condução com a temperatura é 77% menor do que a dos nanofios transistores de modo inversão. A principal conclusão obtida é que os transistores de modo inversão possuem melhor desempenho elétrico em temperatura ambiente com corrente de condução e transcondutância máxima aproximadamente 3 vezes maiores e valor de mobilidade de baixo campo aproximadamente 2 duas vezes maior do que os nanofios transistores sem junções para WFIN de 10nm, enquanto os nanofios transistores sem junções apresentam uma maior estabilidade térmica de seus parâmetros elétricos na faixa de temperaturas estudada.
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    Tese
    Estudo comparativo de transistores SOI planares de alto desempenho analógico
    (2022) Alves, C. R.
    Devido às vantagens que transistores SOI (Silicon-On-Insulator) MOSFETs apresentam em relação aos dispositivos MOS convencionais implementados em lâminas de silício, o interesse por seu uso em circuitos integrados vem crescendo na indústria de semicondutores. Buscando sempre uma melhora dos parâmetros elétricos e analógicos o estudo dessa estrutura é algo essencial para melhorar eventuais desvantagens da estrutura, como a baixa tensão de ruptura. Com este intuito algumas estruturas de alto desempenho foram propostas, tais como os transistores SOI de canal gradual (GC – Graded-Channel) e a associação série de transistores assimétrica de transistores SOI (A-SC – Asymmetric Self-Cascode), que é composta por dois transistores com tensões de limiar distintas associados em série com as portas curto-circuitadas. Este trabalho tem como objetivo o estudo comparativo de parâmetros analógicos e das capacitâncias dessas duas estruturas de dispositivos. São apresentados parâmetros de pequenos sinais e ganho de tensão de malha aberta, bem como as trascapacitâncias, que afetam diretamente o fator de tempo dos circuitos em aplicações analógicas, mas cujo comportamento foi pouco estudado na literatura. Essa análise será feita através de simulações numéricas bidimensionais e medidas experimentais em transistores fabricados. Para isso serão utilizadas as curvas de corrente e de capacitância em função da tensão de porta para dispositivos GC SOI MOSFETs e A-SC SOI MOSFETs com variações no comprimento de canal efetivo
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    Dissertação
    Análise da mobilidade em transistores SOI de canal gradual visando simulações de circuitos
    (2020) Silva, L. M. B.
    de-Semiconductor Field Effect Transistor) é um transistor SOI cujo canal está dividido em duas regiões: uma região fortemente dopada e outra região fracamente dopada. A redução da concentração de dopantes na região do canal próximo ao dreno permite que os transistores GC SOI apresentem uma série de vantagens com relação ao transistor SOI convencional, uniformemente dopado, apresentando melhores características analógicas, tais como maior nível de corrente, aumento da transcondutância, redução da condutância de dreno, o que implicaem maior tensão Early, e maior tensão de ruptura. A associação destas características faz com que o GC SOI MOSFET tenha grande potencial para aplicações em circuitos integrados analógicos. Uma das etapas do projeto de circuitos integrados é a simulação destes circuitos. Para isto, é necessário que existam modelos analíticos que descrevam adequadamente os dispositivos eletrônicos. Embora exista um modelo proposto para o transistor GC SOI, este não se encontra implementado em simuladores comerciais. Desta forma, alguns trabalhos demonstram a simulação deste transistor através da associação série de dois transistores SOI uniformemente dopados com diferentes concentrações e portas curto-circuitadas. Entretanto, a adoção desta estratégia faz com que seja necessário utilizar o dobro de transistores no circuito simulado. Adicionalmente, são inseridas as capacitâncias de fonte e dreno do ponto intermediário entre os dois transistores. Com vistas à simulação e projeto de circuitos integrados analógicos utilizando a estrutura de canal gradual, neste trabalho é apresentado um estudo da mobilidade efetiva dos transistores GC SOI. O objetivo é simular o transistor de canal gradual utilizando modelos disponíveis em simuladores comerciais para transistores SOI uniformemente dopados, através do ajuste de seus parâmetros, que são dependentes dos comprimentos e concentrações das duas regiões do canal. O trabalho demonstra que utilizando parâmetros de mobilidade como a mobilidade de baixo campo (µ0) e os fatores de degradação, linear (?1) e quadrático (?2), extraídos pelo método Y-Function e realizando ajustes no parâmetro PCLM, incluso no modelo BSIM-SOI e que é relacionado ao efeito de modulação de canal, é possível reproduzir o comportamento nas curvas da corrente de dreno (IDS) e transcondutância (gm) em função da tensão de porta (VGS) e nas curvas da corrente de dreno (IDS) e condutância de saída (gD) em função da tensão de dreno(VDS) utilizando um único transistor SOI MOSFET uniformemente dopado em um simulador SPICE. Os resultados apresentaram um erro máximo de 5,26% e 10,34% nas curvas da corrente de dreno (IDS) e transcondutância (gm), respectivamente, em função da tensão de porta (VGS) para baixa tensão de dreno (VDS) em transistores GC com comprimento de canal (L) de 1 µm e 2 µm. Para alta tensão de dreno (VDS), os erros obtidos foram de 10,68% e 14,08% nas curvas da corrente de dreno e transcondutância, respectivamente, em função da tensão de porta (VGS) para transistores GC de 2 µm. As curvas da corrente de dreno(IDS) em função da tensão de dreno (VDS) apresentaram um erro menor que 5,4% com sobretensão de porta (VGT) variando de 200mV a 600mV. Foi reproduzida a condutância de saída (gD) em função da tensão de dreno (VDS), apresentando uma melhor aproximação com os dados experimentais através de ajuste no parâmetro PCLM. Os melhores resultados foram obtidos para baixa sobretensão de porta (VGT) na região de saturação. O ajuste do parâmetro PCLM conjuntamente com os parâmetros de mobilidade, (µ0), (?1) e (?2), permitiram simular o comportamento do transistor GC com boa aproximação, o que pode tornar tal abordagem interessante para uma etapa inicial de simulação analítica de circuitos integrados analógicos utilizando o transistor GC SOI MOSFET
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    Tese
    Avaliação do desempenho do transistor MOS sem junções configurado como Nanofio ou FINFET
    (2020) Ribeiro, T. A.
    Esse trabalho estuda como as diferentes configurações de porta dos transistores MOS sem junções afetam suas características elétricas. Foram realizadas medidas em amostras experimentais com transistores MOS sem junções variando a largura da aleta de silício, assim como simulações numéricas tridimensionais, que foram calibradas com os resultados experimentais, utilizando os modelos que melhor se aplica a física dos dispositivos MOS sem junções. Com as simulações tridimensionais ajustadas para a largura da aleta de silício, foi feito um estudo em função da altura da aleta do silício sobre suas características elétricas. Esses transistores podem ser configurados ou como nanofios ou como FinFETs dependendo da altura da aleta de silício. Foi obtido que transistores FinFETs MOS sem junções (altura maior que a largura da aleta de silício), tem suas melhores características elétricas para dispositivos de canal longo com largura da aleta estreita e com altura da aleta com valores maiores que 30 nm. Para os nanofios (altura e largura da aleta de silício similares) transistores MOS sem junções o melhor potencial pode ser observado com a diminuição do comprimento do canal, com largura e altura da aleta de silício estreitos (por volta de 10 nm). A mobilidade dos dispositivos experimentais analisada pelo método do Split-CV, obtendo a mobilidade efetiva dos transistores. Foi obtido que para uma diminuição na largura da aleta de silício a mobilidade aumenta, devido a redução do espalhamento por impurezas ionizadas. Foram também realizadas medidas em função da alta temperatura nos transistores MOS sem junções com nanofios de porta tripla a dispositivos quase planares na faixa de 300 K a 500 K. Foi analisado ela mobilidade efetiva os efeitos dos tipos de espalhamento dos portadores em função da largura da aleta de silício experimentalmente e via simulações. Foi visto que transistores quase planares sofrem menos com o efeito de espalhamento por fônons comparado aos nanofios, sendo que este último tem uma maior influência da rugosidade de superfície. Comparando os expoentes da temperatura pode-se observar que os transistores MOS sem junções sofrem mais com o efeito do espalhamento porfônons do que com efeito Coulomb em transistores com aleta de sílico estreita. Dessa forma os dispositivos com largura da aleta estreitas possuem uma maior variação da mobilidade com a temperatura comparado aos dispositivos quase planares
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    Dissertação
    Efeito da tensão mecânica biaxial em transistores SOI totalmente depletados em função da temperatura
    (2010) Souza, Felipe Neves
    Neste trabalho é apresentado um estudo dos efeitos da tensão mecânica biaxial associada à redução de temperatura nas características elétricas de transistores SOI MOSFETs com tecnologia planar de porta única. A atenção será dedicada às características analógicas dos transistores, tais como tensão de limiar, inclinação de sublimiar, transcondutância e condutância de dreno. As estruturas foram eradas através do editor de estruturas Sentaurus Structure Editor e, posteriormente, foram realizadas imulações numéricas bidimensionais com o programa Sentaurus Device. Para a realização destas simulações foi necessário escolher e ajustar um conjunto de modelos que englobassem todos os fenômenos físicos envolvidos no funcionamento destes transistores, como o efeito do campo elétrico, ionização ncompleta dos portadores, ionização por impacto, estreitamento da faixa proibida, os efeitos da redução de mperatura na mobilidade dos portadores, entre outros. Os ajustes de modelo foram realizados de forma empírica, tendo como referência medidas experimentais. Foram obtidas as curvas de corrente de dreno em função da tensão aplicada à porta para transistores SOI convencionais e SOI tensionados biaxialmente, com comprimento de canal variando de 65 nm a 1 Fm e temperatura variando de 60 K a 300 K. A partir destas curvas foram extraídos parâmetros elétricos, como a tensão de limiar, transcondutância máxima, inclinação de sublimiar, condutância de dreno, ganho intrínseco de tensão e realizadas comparações entre os transistores SOI tensionados e convencionais, sendo este último usado como referência. Os resultados obtidos através de simulações foram comparados com resultados experimentais. A tensão mecânica apresentou uma elevação significativa da transcondutância máxima para os transistores SOI com canal tensionado em relação aos transistores SOI convencionais, indicando um aumento da mobilidade dos portadores. Os mais altos ganhos foram observados para os maiores comprimentos de canal, atingindo cerca de 75% para transistores tensionados com canal de 1 Fm operando em temperatura ambiente, aproximadamente 300 K, e chegando a quase 195% para temperatura de 100 K. Notou-se a redução da tensão de limiar com a aplicação da tensão mecânica. Não foram observadas alterações significativas na inclinação de sublimiar e nos parâmetros analógicos
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    Dissertação
    Estudo da transcondutância e da razão da transcondutância sobre a corrente de dreno SOI nMOSFET de porta em formato de anel circular utilizando tecnologia SOI CMOS de 0,13 um
    (2008) Silva, W. A. J.
    Neste trabalho é apresentado o estudo comparativo entre o comportamento da transcondutãncia e da razão da transcondutãncia em função da corrente de dreno normalizada em função da razão de aspecto do SOI nMOSFET convencional e o de porta circular, parcialmente depletados dde tecnologia de 0,13um, que foram fabricados no IMEC Bélgica. Os efeitos de assimetria entre as regiões de fonte e dreno são considerados neste trabalho. Na primeira etapa foram realizados o tratamento e análise da parte experimental, onde pode-se notar que nas curvas da corrente de dreno normalizada versus a sobretensão de porta, para valores maiores que 600 mV, o dispositivo de porta em anel circular na configuração de dreno interno, apresenta maiores valores de corrente de dreno se comparado com os demais. Buscando-se entender este aumento, realizaou-se o logaritmo da curva da corrente de dreno normalizada pelo fator geométrico em função da sobretensão de porta, onde verificou-se que a configuração de dreno interno apresenta o efeito do transistor bipolar parasitário, para valores de Vds maiores que 200mV. Tentando confirmar este feito, realizaou-se novos ensaios, onde foi possível comprovar o efeito do transistor bipolar parasitário, determinando-se valores de acionamento e desacionamento do mesmo. Posteriormente foi determinado o valor da transcondutãncia e novamente para asm mesmas condições, verificou-se o efeito do transistor bipolar parasitário, determinando os pontos de acionamento e desacionamento. Para as curvas da razão da transcondutância sobre a corrente de dreno em função da corrente de dreno normalizada pela razão de aspecto, a qual é utilizada para aplicações analógicas, como por exemplo amplificadores operacionais de transcondutância (OTA), verificou-se que o SOI MOSFET de porta em anel circular na configuração dreno externo apresentou maiores valores nas regiões de inversão fraca e moderada, sendo ideal para aplicações de alto ganho de tensão. Na região de inversão forte, onde busca-se maiores respostas de frequência, os dispositivos circulares apresentaram resultados similares ao convencional. Na segunda etapa foram realizadas simulações numérica tridimensionais, onde verificou-se que o SOI nMOSFET de porta em anel circular na configuração de dreno externo apresentou maiores valores na região de inversão fraca e moderada, na região de inversão forte, indicada para resposta em frequência, os dispositivos circular e convencional apresentaram resultados similares.
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    Dissertação
    Influência de variações dimensionais decorrentes do processo de fabricação sobre parâmetros elétricos de FinFETs
    (2009) Bühler, R. T.
    A rápida e crescente demanda por tecnologias que permitam a redução das dimensões dos transistores além dos limites físicos permitidos nos transistores planares de porta única, leva a uma nova era de dispositivos com estruturas verticais de geometrias variadas, como estruturas tridimensionais. O FinFET é um desses novos dispositivos. Este trabalho abordou alguns ods principais parâmetros elétricos envolvidos no comportamento e desempenho dos dispositivos FinFET com alertas de formato trapezoidal, destacando quais estruturas apresentam vantagens e desvantagesn de acordo com as variações decorrentes do processo de fabricação. Estudos foram realizados a partir de simulações numéricas tridimensionais de transistores FinFET com alertas de formatos trapezoidais e comprimentos de canal distintos. Foi observada a contribuição das variações dimensionais sobnre transcondutância, a condutância de saída e o ganho intrínseco de tensão que apresentou aumentos de até 1,20dB, apenas com a variação do formato de aleta. Também foram estudados outros parâmetros de suma importência, como a tensão de limiar e a inclinação de sublimiar. Os diferentes formatos de aletad, quando submetidos a uma análise AC de pequenos sinais, provaram também possuir influência sobre a frequência de ganho unitário, decorrente da mudança na capacitância de porta, devida à variação do acoplamento das cargas ativas no canal com a porta e com o substrato. Variações de até 15% na condutância de saída, como resultado da variação no formato da aleta, e de até 25%, variando-se a largura do dispositivo, foram observadas. A transcondutância possui maior dependência com o formato do dispositivo, variando até 10,11% entre alguns formatos de dispositivos. A frequência de ganho unitário obteve valor máximo para dispositivos estreitos e com canal curto, além da dependência com o formato do dispositivo. A dependência da tensão de limiar com a polarização do substrato, variando o formato do dispositivo, também foi observada. Apesar dos dispositivos terem se mostrado pouco susceptívies à variação da tensão de substrato, para alguns formatos da seção transversal a tensão de limiar apresentou variação de até 5,29%.
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    Dissertação
    Efeito da tensão mecânica em transistores de múltiplas portas operando em temperaturas criogênicas
    (2010) Doria, Renan Trevisoli
    Neste trabalho é apresentado um estudo dos transistores de múltiplas portas considerando as influências da temperatura e da tensão mecância. Os transistores de múltiplas portas demonstram grandes vantagens em relação ao convencional devido ao maior controle sobre as cargas no canal, melhorando a performance dos dispositivos com dimensões submicrométricas, com comprimento de canal inferiores a 45 nm. A influência da baixa temperatura é conhecida principalmente por aumentar a mobilidade dos portadores. Logo, a utilização de um dispositivo de múltiplas portas em baixa temperatura é interessante devido à utilização de um dispositivo de múltiplas portas em baixa temperatura é interessante devido à soma dos efeitos benéficos de ambas as parcelas. A aplicação de tensão mecânica tem sido usada atualmente como forma de aumentar a mobilidade dos portadores, uma vez que esta deforma a estrutura cristalina do silício. Tal artifício tem sido utilizado como alternativa à crescente degradação da mobilidade devido à miniaturização dos dispositivos. Inicialmente, foi analisada detalhadamente a tensão de limiar dos dispositivos sem a presença de tensão mecânica considerando a influência da temperatura. Os transistores utilizados apresentam concentração de dopantes natural da lâmina, fazendo com que a definição de tensão limiar comumente aplicada à dispositivos, mostrando que uma outra definição de tensão limiar baseada na física do dispositivo, considerando as componentes da corrente, apresenta resultados mais satisfatórios. A tensão mecânica foi analisada, principalmente, através de dois parâmetros importantes sendo a tensão de limiar e a transcondutância. A não uniformidade da tensão mecânica face às dimensões dos dispositivos foi observada experimentalmente e reproduzida por simulação. Foram também analisadas as influências da temperatura e da tensão mecânica em conjunto especialmente sobre a tensão de limiar. Todo o trabalho foi desenvolvido utilizando-se dois simuladores numéricos tridimensionais, medidas experimentais dos dispositivos, além de comparações com modelos analíticos.
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    Impacto da utilização de transistores GC SOI MOSFET como espelhos de correntes para a obtenção de fontes de corrente de alto desempenho em circuitos integrados
    (2007) Santos, André de Almeida
    Neste trabalho é apresentado o estudo do impacto da utilização de transistores fabricados a partir da tecnologia SOI com dopagem assimétrica na região de canal (Graded- Channel - GC SOI MOSFET) em espelhos de corrente operando como fontes de corrente, nas arquiteturas já conhecidas da literatura como Fonte Comum, Wilson e Cascode. Para esta avaliação foram usadas simulações numéricas-bidimensionais e analíticas, além de comparações com resultados experimentais obtidos neste trabalho, tendo como figuras de mérito a Precisão de Espelhamento, a Excursão de Saída, a Resistência de Saída e a avaliação do Tempo de Estabilização dos espelhos de corrente. Através das simulações e das comprovações experimentais, foi possível observar as vantagens em se utilizar espelhos de corrente com transistores GC SOI, garantindo uma melhor precisão de espelhamento, causada pela menor influência de modulação do comprimento de canal, devida à redução da condutância de dreno dos dispositivos GC SOI. Com isso, um aumento de até 3 vezes na resistência de saída foi obtido. Estes efeitos serão apresentados em todas as arquiteturas de espelhos de correntes estudadas. Os resultados da análise da excursão de saída dos espelhos de correntes apresentaram uma melhora ainda mais promissora. Em todas as arquiteturas, a excursão de saída apresentou um aumento, em alguns casos superiores a 50%, comparando com os espelhos de corrente formados por transistores SOI Convencionais. Este efeito é devido ao aumento da tensão de ruptura nos dispositivos GC SOI, além da menor tensão de saturação para uma corrente constante. As medidas experimentais feitas neste trabalho comprovaram a tendência dos valores obtidos nas simulações de precisão de espelhamento, excursão de saída e de resistência de saída para dispositivos de comprimento de canal de L=2µm. Utilizando simulações numéricas bidimensionais, foi feito também um estudo do Tempo de Estabilização do espelho de corrente. Em todas as arquiteturas estudadas, os espelhos de corrente que trabalharam com os dispositivos GC SOI apresentaram uma diminuição significativa, da ordem de até 30%, associada ao aumento expressivo da transcondutância nos dispositivos GC SOI. Em termos gerais, a utilização do dispositivo GC SOI nas estruturas de espelhos de corrente conhecidas foi uma excelente alternativa para obtenção de fontes de corrente de alto desempenho para circuitos analógicos
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    Impacto da utilização da associação série assimétrica de transistores SOI nas características elétricas de espelhos de corrente
    (2015) Gomes, M. F.
    Este trabalho tem o objetivo de estudar o comportamento de espelhos de corrente de fonte comum implementados com Associações Séries Simétricas e Assimétricas de transistores SOI nMOSFET totalmente depletados, comparando-os com os resultados do mesmo circuito implementado com dispositivos SOI individuais. O estudo foi realizado avaliando suas características elétricas a partir de resultados adquiridos através de simulações uméricas bidimensionais e de medidas experimentais destes circuitos. Inicialmente, foram avaliadas, através de simulações numéricas bidimensionais, as características elétricas básicas de transistores SOI convencionais como tensão de limiar, efeitos de canal curto, efeitos causados por elevado campo elétrico e as características analógicas destes dispositivos. Logo após esta análise inicial, foram simuladas as associações séries de transistores SOI MOSFET, sendo elas simétricas (dois transistores com mesma tensão de limiar) e assimétricas (tensões de limiar diferentes para os dois transistores da associação). Foram demonstrados os ganhos já reportados, avaliados em estudos anteriores destas associações, tais como o aumento da transcondutância, a redução da condutância de saída e o aumento do ganho de tensão intrínseco. Também são apresentadas as características dos espelhos de corrente de fonte comum como precisão de espelhamento e os principais parâmetros que afetam esta característica em um espelho de corrente, tais como descasamento entre dispositivos do espelho de corrente, resistência e excursão de saída. Com os dispositivos analisados como transistores simples foram realizadas simulações numéricas bidimensionais através do software ATLAS para averiguar o comportamento destes em espelhos de corrente de fonte comum. Foram analisadas as características de precisão de espelhamento, descasamento entre dispositivos, resistência e excursão de saída, onde os espelhos de corrente compostos por dispositivos com associações série simétrica apresentaram comportamento semelhante ao dos espelhos de corrente formados por dispositivos SOI convencional de mesmo comprimento total de canal, com melhorias significativas somente na excursão de saída. Já os espelhos de corrente compostos por dispositivos de associações série assimétricas apresentam melhoras na excursão de saída e na resistência de saída. Posteriormente, foram realizadas simulações numéricas bidimensionais através do software ATLAS, para averiguar a influência do comprimento de canal dos dois transistores que compõem a associação série, sobre o comportamento dos espelhos de corrente de fonte comum. Para iniciar os trabalhos, foi realizada a comparação entre dispositivos SOI convencionais variando seu comprimento de canal de 1µm até 4µm e comparando estes com associações série simétricas, como também com as associações série assimétricas com mesmo comprimento total de canal (L=LS+LD, onde LS é comprimento de canal do transistor próximo à fonte e LD é o comprimento de canal do transistor próximo ao dreno). Esta comparação foi realizada através do comportamento das associações frente aos dispositivos convencionais, onde foi verificado que as associações série simétricas possuem comportamento semelhante aos transistores SOI convencionais de mesmo comprimento total de canal, porém com melhorias em algumas características como aumento da tensão de ruptura. Já as associações séries assimétricas apresentam comportamento semelhante ao do dispositivo convencional próximo à fonte e de comprimento LS, que possui alta concentração de dopantes, além de apresentar melhorias em características como transcondutância, condutância de saída e ganho de tensão, sempre quando comparados ao transistor convencional de mesmo comprimento total. Semelhantes às feitas para simulações numéricas bidimensionais, avaliando tanto transistores SOI convencionais simples como também as associações série simétrica e assimétrica aplicadas em espelhos de corrente de fonte comum, comparando estes dispositivos com as tendências obtidas através das análises realizadas para as simulações. Concluindo o estudo, comprovou-se que associações série assimétricas possuem melhor desempenho em espelhos de corrente do que transistores SOI convencionais, em parâmetros como excursão e resistência de saída, apresentando comportamento similar nos parâmetros de espelhamento