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Title: Avaliação da influência da evolução das tecnologias de fabricação de nanofios transistores MOS sobre suas características elétricas
Authors: Paz, B. C.
Advisor: Pavanello, M. A.
Issue Date: 2018
Abstract: Este trabalho tem por objetivo estudar a influência de diferentes tecnologias de fabricação de nanofios transistores MOS modo inversão (NWs) através da avaliação e comparação de suas características elétricas, obtidas através de medidas experimentais. Simulações numéricas tridimensionais também são utilizadas para auxiliar o entendimento de efeitos físicos observados e validar métodos de extração de parâmetros propostos. Seguindo as evoluções tecnológicas propostas recentemente para a fabricação de NWs, a influência da largura do fin, do tensionamento mecânico e do empilhamento de NWs é verificada, sobretudo, no comportamento analógico e na mobilidade dos portadores. As comparações realizadas permitem apontar a tecnologia que apresenta melhor desempenho para cada conjunto de resultados investigados. Diversos nanofios transistores com a largura do fin desde 9,5nm até 10µm (quasi-planar) são analisados. A influência da largura do fin nos parâmetros analógicos é estudada para NWs não empilhados tipo n e tipo p, com comprimentos de canal de 10µm e 40nm. A mobilidade efetiva é correlacionada com a distorção harmônica de NWs tipo n, para explicar o comportamento dos picos de linearidade com a temperatura e a largura do fin. Melhor linearidade devido ao maior ganho intrínseco de tensão é verificada para NWs estreitos. O efeito da polarização do substrato é estudado em NWs estreitos, em que a mobilidade varia devido à densidade de portadores e à posição da camada de inversão ao longo do fin. NWs tipo n com e sem tensionamento mecânico são comparados através de resultados experimentais de 300K a 10K, em que o comportamento da mobilidade determina a dependência dos parâmetros analógicos com a temperatura. A utilização do tensionamento mecânico uniaxial compressivo através do uso de SiGe em nanofios tipo p se mostra bastante benéfica para a mobilidade com aumentos de até 68% para largura de fin de 20nm e temperatura ambiente. São estudados nanofios SOI tipo p verticalmente empilhados, com espaçadores internos e tensionamento mecânico, com orientações cristalográficas [110] e [100], em função da largura do fin e do comprimento do canal. Procedimentos para extração da espessura efetiva do óxido e da largura do fin são adaptados e validados através de simulações. A mobilidade efetiva total dos NWs empilhados é menor em comparação com NWs não empilhados devido à baixa contribuição do nível GAA e descasamentos da tensão de limiar, conforme investigado através do método proposto para dissociação das mobilidades de baixo campo dos níveis que compõem a estrutura empilhada.
This work aims to study the influence of different fabrication technologies of inversion mode nanowires MOS transistors (NWs) through the evaluation and comparison of their electrical characteristics obtained from experimental measurements. Tridimensional numerical simulations are also used to allow the understanding of observed physical effects and to validate parameters extraction methods proposed in this work. Following the technological evolution of fabrication of NWs recently proposed, the influence of fin width, strain and stacking of nanowires is verified, mainly, over analog behavior and carriers’ mobility. The comparisons performed in this work allow picking the technology that presents the best performance for each parameter analyzed. Several nanowires with fin width as narrow as 9.5nm and up to 10µm (quasi-planar) are analyzed. The fin width influence on the analog parameters is studied for n- and p- type non-stacked NWs with channel lengths of 10µm and 40nm. Effective mobility results are correlated to the harmonic distortion to explain linearity peaks behavior with temperature and fin width. Narrow transistors show improved linearity mainly due to higher intrinsic voltage gain. Back bias influence is studied in narrow NWs, where mobility varies due to carriers’ density and inversion channel position along the fin. Strained and unstrained n-type NWs are compared using experimental results in the temperature range of 300 down to 10K, where mobility behavior is the major responsible for the analog parameters dependence on temperature. Uniaxial compressive strain obtained through SiGe in p-type nanowires shows to be beneficial for mobility, where improvements reach up to 68% for fin width of 20nm at room temperature. Strained vertically stacked p-type SOI nanowires with inner spacers and [110]- and [100]-oriented channels are studied as a function of both fin width and channel length. Procedures to extract the effective oxide thickness and fin width are adapted and validated through tridimensional numerical simulations. Overall effective mobility for stacked NWs is lower in comparison to nonstacked NWs due to small contribution from the top GAA level and threshold voltage mismatches, according to the investigation promoted by the proposed methodology to dissociate the low field mobility contributions from the top and bottom levels that compose the stacked structure.
Keywords: Transistores
Publisher: Centro Universitário FEI, São Bernardo do Campo
DOI: https://doi.org/10.31414/EE.2018.T.129890
URI: https://repositorio.fei.edu.br/handle/FEI/314
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