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Tese Estudo do uso da geometria de porta do tipo meio-diamante da segunda geração de estilos de leiaute não convencionais para MOSFETS(2023) Silva, G. A.Altos recursos são desprendidos em pesquisas e muitos estudos continuam sendo realizados para reduzir as dimensões dos Transistores de Efeito de Campo Metal-Oxido- Semicondutor (Metal-Oxide-Semiconductor Field Effect Transistors, MOSFETs) a fim de melhorar suas características elétricas. Os estilos de leiaute do tipo Diamante, Octo e Elipsoidal para MOSFETs são exemplos dos inovadores formatos de porta (primeira geração), que foram patenteado no Brasil pelo Centro Universitário FEI, e que são capazes também de potencializar os desempenhos elétricos, principalmente os analógicos desses transistores, sem gerar qualquer custo extra para o atual e estabelecido processo de fabricação de Circuitos integrados (CIs) Metal-Óxido-Semicondutor Complementar (Complementary Metal-Oxide-Semiconductior, CMOS). Buscando melhorar ainda mais o desempenho elétricos dos MOSFETs, esse projeto de pesquisa visa estudar o primeiro elemento dos estilos de leiaute de porta para MOSFETs da segunda geração, isto é o “Meio- Diamante”. Esse estilo de leiaute híbrido tem por objetivo reduzir ainda mais os comprimentos de canais dos MOSFETs em relação aos que foram alcançados pelo estilo de leiaute do tipo Diamante, e portanto são capazes de reduzir ainda mais a área de silício gasta pelos CIs CMOS analógicos. Por exemplo, alguns dos principais resultados encontrados por este projeto de pesquisa mostraram que o MOSFET do tipo Meio-Diamante foi capaz de alcançar um aumento na corrente de dreno de saturação, um aumento na frequência de ganho de tensão unitário e uma redução de resistência de estado ligado de 21%, 28% e 21%, respectivamente, que aquelas encontradas pelo MOSFET do tipo retangular equivalente, considerando-se que os dispositivos apresentam as mesmas áreas de porta, as mesmas larguras de canal e as mesmas condições de polarização. Portanto, segundo os resultados obtidos por este projeto de pesquisa, o estilo de leiaute de porta do tipo Meio-Diamante da segunda geração pode ser considerado uma outra alternativa para também potencializar ainda mais o desempenho elétrico dos MOSFETs, principalmente para aquelas aplicações de CIs CMOS analógicos, sem causar qualquer custo adicional para o processo de fabricação planar que são utilizados atualmenteDissertação Caracterização elétrica de transistores mos do tipo nanofio e nanofolha de sílicio empilhado em Temperaturas criogênicas(2023) Rodrigues, Jaime CalçadeNeste trabalho é apresentado um estudo das características elétricas de transistores MOS do tipo nanofio e nanofolha, com variação da temperatura. Na faixa entre 95K e 400K são comparados dispositivos com diversas geometrias, tanto de largura de canal quanto de comprimento de canal Os parâmetros analisados foram tensão de limiar, inclinação de sublimiar, transcondutância máxima, mobilidade de baixo campo elétrico e também parâmetros analógicos, como condutância de saída e ganho de tensão. Antes da apresentação dos resultados, discorre-se sobre a importância da metodologia utilizada no trabalho e os diversos fatores que impactam na qualidade dos dados obtidos, como: garantia de um alto vácuo na câmara em que a amostra está inserida, importância da pasta térmica para garantir a máxima superficie de contato entre amostra e porta-amostra, e, assim, assegurar o maior e melhor acoplamento térmico, o que por sua vez, garante que a amostra mantenha-se em equilibrio térmico durante todo o procedimento de medida. Quanto aos resultados obtidos, observa-se que a tensão de limiar, para um mesmo dispositivo, varia de maneira linear com a temperatura e que para dispositivos mais largos a reducao da tensão de limiar é mais brusca com o aumento da temperatura, em dispositivos com WFin = 10nm, d(VTH/V300)/dT=-0,65 x 10-3 1/K e para WFin=40nm d(VTH/V300)/dT =-0,77 x 10-3 1/K. A inclinação de sublimiar obtida para estes dispositivos se manteve sempre bem próxima do mínimo teórico esperado, definido pela equação ?? = ??????ln 10 (em 300K 60mV/déc), o que indica um fator de corpo próximo a unidade, independentemente da geometria do dispositivo. A mobilidade dos portadores aumenta com o descréscimo da temperatura e essa variação também é acentuada em dispositivos mais largos, para WFin = 10nm, d(µn/µn,300K)/dT=-1,71 x 10-3 1/K e para WFin=40nm d(µn/µn,300K)/dT =-2,2 10-3 1/K. Como em disposivos mais largos a condução lateral, que ocorre no plano 110, tem menos influência na corrente total do que em dispositivos estreitos, essas variações se tornam mais evidentes, já que a condução na faixa central que ocorre no plano 100, tem maior participação relativa na condução total. Quanto aos parâmetros analógicos nota-se uma fraca dependência de AV com a temperatura, com variação de até 2,5dB ao longo da faixa de temperatura estudada, entre 95K e 400K. No trabalho também é utilizado um modelo analitico que estima a tensão de limiar para diversos transistores tridimensionais que ajudou na compreensão e analise dos dadosDissertação Efeitos da operação em altas temperaturas sobre as propriedades elétricas de nanofios transistores MOS de diferentes tecnologias(2023) Prates, Rhaycen RodriguesEste trabalho tem como objetivo comparar as propriedades elétricas de dois tipos de nanofios transistores MOS em temperaturas de operação de 300 K a 580K. Serão comparados os nanofios transistores de modo inversão (IM) e sem junções (juncionless-JNT) de porta tripla, tipo “n”, com diferentes larguras de fin e mesma tecnologia de fabricação. As comparações e análises do comportamento dos dispositivos foram realizadas através da extração de parâmetros elétricos de medidas experimentais, através de simulações numéricas tridimensionais e do estudo dos modelos físicos que descrevem as grandezas fundamentais dos transistores estudados. Com as análises realizadas, foi demonstrado que os nanofios transistores sem junções apresentaram uma variação da tensão de limiar com a temperatura 17%menos do que a dos nanofios transistores de modo inversão com dimensões similares. Os nanofios transistores modo inversão apresentaram razão entre a corrente de sublimiar em 580 K e 300K, 40% menor para o dispositivo mais largo do que os nanofios transistores sem junções, evidenciando uma menor variação da corrente de sublimiar com a temperatura. O inverso da inclinação de sublimiar de ambos os dispositivos se manteve próximo ao valor ideal em todas as temperaturas, o que indica que os nanofios estudados não sofrem de efeitos de canal curto, a mobilidade, a transcondutância máxima e a corrente de condução dos nanofios transistores modo inversão possuem maiores valores do que as dos nanofios, transistores sem junções em todas as temperaturas. Entretanto, a variação destes parâmetros com a temperatura é menor nos nanofios transistores sem junções cuja variação da transcondutância máxima com a temperatura é de 75% menor e a variação da corrente de condução com a temperatura é 77% menor do que a dos nanofios transistores de modo inversão. A principal conclusão obtida é que os transistores de modo inversão possuem melhor desempenho elétrico em temperatura ambiente com corrente de condução e transcondutância máxima aproximadamente 3 vezes maiores e valor de mobilidade de baixo campo aproximadamente 2 duas vezes maior do que os nanofios transistores sem junções para WFIN de 10nm, enquanto os nanofios transistores sem junções apresentam uma maior estabilidade térmica de seus parâmetros elétricos na faixa de temperaturas estudada.Dissertação Aplicação de transistores SOI sem junções em espelhos de corrente de diferentes arquiteturas(2023) Shibutani, André BalbinoO transistor sem junções (JNT) é um transistor de efeito de campo com características de ultrabaixa potência, que apresenta características elétricas promissoras em comparação com os SOI MOSFETs modo inversão, além de um processo de fabricação mais simples. Na perspectiva analógica, o transistor apresenta uma baixa condutância de saída, um alto ganho de tensão de malha aberta em baixas frequências, uma inclinação de sublimiar próxima ao ideal e um baixo DIBL (Drain Induced Barrier Lowering). Complementarmente, o transistor dessa pesquisa usa a tecnologia de silício-sobre-isolante (SOI – Silicon-On-Insulator) juntamente com a tecnologia de porta tripla, ambas melhorando o acoplamento capacitivo e o controle das cargas do canal. Apesar das vantagens do JNT mencionadas sugerirem uma fácil implementação em circuitos integrados, o transistor tem uma peculiaridade que consiste na dependência da tensão de limiar com as dimensões do dispositivo e com a concentração de dopantes da região ativa. Assim, em face dessas dificuldades, o trabalho avalia a configuração do espelho de corrente de fonte comum constituído por transistores MOS (Metal-Oxide-Semiconductor) sem junções de efeito de campo compostos por arranjos simétricos com diferentes concentrações de dopantes. Ademais, com o intuito de entender o comportamento como fonte de corrente, uma corrente normalizada fixa de 1µA é aplicada a entrada dos espelhos de corrente desse trabalho enquanto a corrente de saída é variada de 0 a 3V. Entre as simulações numéricas 3D realizadas, cujos transistores foram calibrados a partir de medidas experimentais, o erro de precisão de espelhamento dos espelhos de corrente simétricos indica um melhor desempenho de transistores de menores dimensões (Para ND = 5 x 1018 cm-3, Wfin = 10 nm e tensões de saída maiores que 0,4 V, o máximo erro de precisão de espelhamento é de 14,01%, 0,15% e 0,15% para os espelhos de corrente fonte comum, Wilson e Cascode, respectivamente). Por outro lado, os resultados sugerem que, para configurações assimétricas, os transistores sem junções podem apresentar precisões de espelhamento similares a MOSFETs modo inversão, dependendo da concentração de dopantes da região ativa. Adicionalmente, as configurações Cascode e Wilson também são estudadas com o enfoque de melhorar o desempenho dos espelhos de corrente de fonte comum. Com esse intuito, os níveis de condutância e transcondutância são analisados para cada configuração, uma vez que ambas as figuras de mérito, no geral, são menores que as encontradas em SOI MOSFETs modo inversão, o que resulta em resistências de pequenos sinais diferenciadas para os espelhos de corrente de configurações fonte comum, Wilson e CascodeTese Estudo comparativo de transistores SOI planares de alto desempenho analógico(2022) Alves, C. R.Devido às vantagens que transistores SOI (Silicon-On-Insulator) MOSFETs apresentam em relação aos dispositivos MOS convencionais implementados em lâminas de silício, o interesse por seu uso em circuitos integrados vem crescendo na indústria de semicondutores. Buscando sempre uma melhora dos parâmetros elétricos e analógicos o estudo dessa estrutura é algo essencial para melhorar eventuais desvantagens da estrutura, como a baixa tensão de ruptura. Com este intuito algumas estruturas de alto desempenho foram propostas, tais como os transistores SOI de canal gradual (GC – Graded-Channel) e a associação série de transistores assimétrica de transistores SOI (A-SC – Asymmetric Self-Cascode), que é composta por dois transistores com tensões de limiar distintas associados em série com as portas curto-circuitadas. Este trabalho tem como objetivo o estudo comparativo de parâmetros analógicos e das capacitâncias dessas duas estruturas de dispositivos. São apresentados parâmetros de pequenos sinais e ganho de tensão de malha aberta, bem como as trascapacitâncias, que afetam diretamente o fator de tempo dos circuitos em aplicações analógicas, mas cujo comportamento foi pouco estudado na literatura. Essa análise será feita através de simulações numéricas bidimensionais e medidas experimentais em transistores fabricados. Para isso serão utilizadas as curvas de corrente e de capacitância em função da tensão de porta para dispositivos GC SOI MOSFETs e A-SC SOI MOSFETs com variações no comprimento de canal efetivoTese Efeitos da aplicação de técnicas de aprimoramento de desempenho em transistores SOI CMOS de tecnologias totalmente depletadas promissoras(2022) Bergamaschi, F. E.Este trabalho avalia a influência do uso de duas técnicas para aprimoramento do desempenho de transistores, a polarização do substrato e a operação em temperaturas criogênicas, no comportamento elétrico de dispositivos fabricados em tecnologias consideradas promissoras, pela comunidade científica e pela indústria, para futuros nós tecnológicos: os nanofios transistores MOS e os transistores SOI planares com tecnologia de 28nm. Nos nanofios é realizado o estudo dos efeitos da polarização do substrato no transporte de cargas, enquanto nos transistores SOI planares é realizada a análise do autoaquecimento em temperaturas criogênicas. Os resultados são obtidos através de medidas experimentais e simulações numéricas tridimensionais. A variação da mobilidade dos portadores com o aumento da polarização de substrato é analisada para nanofios transistores MOS com comprimentos de canal e larguras de fin variadas, através dos métodos de extração da mobilidade Y-Function e Split-CV para uma ampla faixa de tensões do substrato, chegando a 100V. É verificada uma mudança de tendência da curva de mobilidade para valores elevados de polarização, fazendo com que, em alguns casos, o aumento da mobilidade se transforme em degradação. Para compreender o comportamento não monotônico da mobilidade com aumento da tensão de substrato, é utilizado um método de obtenção da mobilidade no canal criado entre o silício e o óxido enterrado quando o substrato é polarizado. Além de validar as análises e hipóteses sugeridas pelos resultados experimentais, a simulação também é usada para verificar, através de cortes na estrutura, a distribuição de cargas em diferentes condições de polarização. O canal criado próximo ao óxido enterrado apresenta mobilidade superior à do canal principal, resultando em aumento da mobilidade com a elevação da tensão do substrato. Porém, em alguns casos o campo elétrico elevado aumenta o efeito dos fenômenos de espalhamento a ponto de causar degradação da mobilidade. Simulações mostram a diminuição desse efeito com a redução do comprimento de canal. O estudo do autoaquecimento inclui transistores SOI planares nMOS e pMOS com variações no comprimento e largura de canal, na espessura do óxido de porta e no número de transistores em paralelo. O autoaquecimento é extraído experimentalmente através do método de termometria de porta, com variação da temperatura do ambiente de 300K até 4,2K. A polarização do substrato não aumenta a resistência térmica do transistor, portanto não há piora no autoaquecimento, mas devido ao aumento da potência dissipada, a temperatura do dispositivo atinge maiores valores. Já a redução do comprimento de canal resulta em aumento da resistência térmica, indicando maior autoaquecimento. O acoplamento térmico entre transistores próximos causa aumento no autoaquecimento, mas a presença de isolação entre os dispositivos não modifica esse efeito. A operação em temperaturas criogênicas faz com que o aumento de temperatura em função da potência dissipada não seja linear, divergindo da operação acima de 100K. Acima de 75K, a resistência térmica é proporcional à resistência térmica do SiO2, devido à dissipação de calor majoritariamente pelo óxido enterrado. Porém, abaixo de 75K, a resistência térmica apresenta tendência similar à resistência térmica do silício, sendo um comportamento ainda pouco compreendido pela comunidade científicaTese Otimização de projetos de circuitos integrados cmos analógicos utilizando-se o imtgspice, otas cascateados e mosfets do tipo diamante(2022) Banin Júnior, J. R.O projeto de circuitos integrados (CIs) Metal-Óxido-Semicondutor Complementar (Complementary Metal-Oxide-Semiconductor, CMOS) analógicos robustos é um processo muito complexo e demorado, pois envolve muitas variáveis de entrada e muitas variáveis de saída (especificações) que devem ser atendidas todas ao mesmo tempo. Ou seja, trata-se de um sistema complexo de otimização, que pode ser resolvido de uma maneira mais ágil por meio do uso de técnicas heurísticas de inteligência artificial (IA). Dentro deste contexto, a motivação deste projeto de pesquisa é desenvolver uma metodologia para projetar e otimizar CIs CMOS analógicos robustos com os MOSFETs do tipo Diamante de forma automática. Isso foi realizado por meio do desenvolvimento de um modelo analítico que leva em conta os efeitos intrínsecos a sua estrutura: Efeito de Canto Longitudinal (Longitudinal Corner Effect, LCE) e Efeito das Conexões Paralelas dos MOSFETs com Comprimentos de Canal Diferentes (Parallel Connections of MOSFETs with Different Channel Lenghts Effect, PAMDLE), para que seja possível a realização de simulações SPICE com esses dispositivos. Esses efeitos são capazes de potencializar sua corrente de dreno em relação a de um MOSFET com geometria de porta retangular de mesma área de porta e mesmas condições de polarização. Esse modelo analítico foi incorporado à ferramenta computacional de projeto e otimização de CIs CMOS analógicos e de radiofrequência, que integra metodologias heurísticas de IA à inteligência humana (IH), por meio da expertise do projetista. Além disso, foi desenvolvida uma metodologia para transformar MOSFETs do tipo retangular em MOSFETs do tipo Diamante, levando-se em conta que eles apresentam as mesmas correntes de dreno e respeitando-se todas as regras de leiaute pertinentes a um processo de fabricação de CIs CMOS. Para validar o modelo analítico SPICE do MOSFET do tipo Diamante e a metodologia desenvolvido para a transformação de MOSFETs convencionais (Conventional MOSFETs, CMs) em transistores do tipo Diamante (Diamond MOSFETs, DMs), dois projetos de amplificadores operacionais de transcondutância (Operational Transconductance Amplifiers, OTAs) foram realizados, sendo o primeiro um OTA de um único estágio e uma única saída (Single Ended- Single Stage, SESS) e o segundo um OTA Miller. Os resultados mostraram que a metodologia proposta pode ser considerada uma alternativa para o desenvolvimento de CIs CMOS robustos com o uso de MOSFETs do tipo Diamante, com um erro máximo entre os OTAs SESS e Miller implementados com CMs e os OTAs SESS e Miller implementados com DMs, de até 3% para todas as figuras de mérito avaliadas [ganho de tensão em malha aberta (AV0), tensão de saída (VOUT), margem de fase (MF), frequência de ganho de tensão unitário (fT) e potência dissipada (PTOT)]. Por exemplo, a utilização da metodologia reduz significativamente a área de porta (AG) total em até 43% para o OTA Miller implementado com DMs (ângulo a igual a 45º) em comparação ao OTA Miller implementado com CMs. Um segundo estudo também foi realizado para mostrar que o projeto de amplificadores em cascata feitos com amplificadores previamente otimizados apresenta uma menor performance elétrica e podem limitar suas aplicações do que aqueles implementados sem que estejam otimizados anteriormente. Os resultados mostram que o desempenho elétrico com essa abordagem é aumentado em 2,2% para AV0 e 22,7% para a frequência de corte (fC) em comparação ao desempenho elétrico de amplificadores em cascata que são implementados com blocos previamente otimizados. Além disso, a aplicação da segunda metodologia pode reduzir AG em 44,6% em relação àquele observado utilizando-se a metodologia tradicional. Além disso, o amplificador avaliado com a segunda metodologia proposta é capaz de operar em uma faixa de temperatura muito maior (entre -40oC e 125oC) enquanto que o amplificador avaliado com metodologia tradicional opera entre 0oC e 36oC. Portanto, pode-se concluir que as duas metodologias aqui apresentadas podem ser consideradas uma alternativa para apoiar os projetistas de CIs CMOS analógicos para melhorar o desempenho elétrico e a robustez, reduzir os tempos de desenvolvimento de projeto e de otimização e a área total de porta dos amplificadoresDissertação Aplicação do método SPLIT-CV para obtenção da mobilidade em nanofios transistores MOS(2022) Ccoto, Coco UrbanoEste trabalho tem por objetivo analisar a mobilidade dos nanofios transistores MOS, com diferentes larguras de aleta de Si que foi extraído usando a técnica de SPLIT-CV. Para realização deste trabalho de dissertação, foram utilizadas medidas experimentais de nanofios transistores MOS de porta tripla, fabricados em tecnologia de SOI (Silicon-On-Insulator). Na introdução teórica foram explicados os fatores que influenciam a mobilidade total dos portadores como: tensão de substrato e largura da aleta. Foi comprovado, através dos resultados das extrações, uma melhora significativa na mobilidade, por exemplo para o dispositivo de 12nm, com aplicação da tensão de substrato de 20V, obteve uma melhoria da de aproximadamente 12%, e para o transistor de 82nm obteve uma melhora de 30%. Outro ganho importante a ser mencionado, foi da mobilidade total entre o transistor de 12nm e de 82nm , de aproximadamente 24%, para tensão de substrato de 0V. Com polarização do substrato de 20V foi de aproximadamente 39%. Considerando o fator da influência da largura de aleta, os transistores obtiveram um ganho médio de 19% a cada variação da largura de aleta. Isso comprova claramente que ao combinar a variação da tensão de substrato com a variação da largura de aleta, é possível atingir melhores valores de mobilidade, onde o deslocamento do centroide do canal, que é uma região do canal, onde os portadores atingem maiores velocidades, e são menos influenciados por mecanismos de espalhamento, como rugosidade da superfície µSi, que degradam a mobilidade. Este último fator, está fortemente relacionado com a orientação cristalográfica das portas do canal, que foi explicado em uma seção dedicada ao estudo e extração das mobilidades nas regiões do canal, chamadas de front channel, que é uma região composta entre o óxido de porta e o semicondutor; e a região do back-channel, região inferior do canal composta entre o óxido enterrado e o semicondutor, que é controlada pela tensão de substrato. Para extração da mobilidade, sem tensão de substrato, na região do front channel, no plano superior e laterais dos transistores, foi usado a técnica de separação por corrente de superfície, juntamente com as equações de SPLIT-CV. Os resultados obtidos, demonstraram o ganho da mobilidade, entre o primeiro nanofio de 12nm e o último de 82nm, de 10% no plano superior, comprovando que a mobilidade de elétrons é maior no plano superior que nas laterais para todas as amostras. Para confirmar os resultados obtidos, as somatórias das mobilidades foram comparadas com os valores da mobilidade efetiva total, gerando uma efetividade do método de 88%, indicando que a técnica de extração condiz com a teoria da mobilidade dos portadores. Adicionalmente, ao aplicar uma polarização de substrato de 20V, foi possível observar uma região inversão na estrutura dos nanofios na região do back-channel, atuando como uma quarta porta em volta do canal. O método de extração anteriormente mencionado, não gerou resultados confiáveis. A fim de obter a mobilidade na região controlada pela porta do substrato, foi usado um método, extraído da literatura, que também aplica o uso das equações do SPLIT-CV. Comprovando que a mobilidade na região de back-channel é maior para todas as amostras os nanofios, em comparação a mobilidade total, isso indica que a condução começa primeiro na região do back channel e a partir de um valor de tensão de porta, as cargas na região do back-channel perdem representatividade na mobilidade total, reduzindo seu valor devido a mecanismos de espalhamento como rugosidade de superfície que degrada a mobilidade. Em contrapartida, a porta superior do front channel começa a ter maior controle eletrostático das cargas e a mobilidade total passa a ser uma combinação das mobilidades nas regiões do back-channel e front channel. Para avaliar os resultados, os mesmos processos de extração foram aplicados para simulações numéricas feitas no computador onde foi possível validar o comportamento das cargas nos transistores, onde método de separação por corrente de superfície obteve uma efetividade de 97%Dissertação Estudo de células fotovoltaicas (solares) utilizando como elemento construtivo mosfet com geometria de porta não convencional(2022) Sangar, Matheus de MouraSegundo estudo realizado pela International Energy Agency (IEA), o uso de energia solar poderá chegar a 30% em 2022 em países com maior capacidade instalada de geração, como a China, Alemanha, Japão e EUA. No Brasil, também é crescente o volume de investimentos no ramo da energia solar. Em junho de 2021, foram anunciados investimentos privados, que somados geram um total de 4,17 bilhões de reais no estado da Paraíba para a construção de uma fábrica de módulos fotovoltaicos e um complexo solar com capacidade de 1,6GW de capacidade instalada. Tendo em vista o grande espaço que a energia solar está tomando no cenário mundial, grandes têm sido os esforços acadêmicos e das empresas relacionadas a fim de melhorar o desempenho de uma célula solar. Neste estudo, serão utilizadas simulações numéricas tridimensionais a fim de obter as figuras de mérito, como rendimento e fator de forma, de células solares utilizando como elemento construtivo dois tipos de MOSFETs, sendo um com geometria de porta convencional (retangular) e outro com formato de porta não convencional, mais especificamente do tipo Fish, com o intuito de analisar novas propostas de células básicas construtivas para a implementação de células solares, em busca de se obter um melhor desempenho elétrico quando comparado àquele das células solares convencionais. Simulações numéricas tridimensionais foram realizadas com dois tipos de elementos básicos para a implementação de células solares, sendo que um deles é o MOSFET, canal N, do tipo depleção e com geometria de porta retangular convencional e o outro é semelhante a esse, porém com formato de porta do tipo Fish. Os principais resultados alcançados mostraram que o MOSFET, canal N, do tipo depleção com formato de porta do tipo Fish apresentou um rendimento de aproximadamente 54% (em porcentagem) maior do que aquele apresentado pela célula solar implementada com o MOSFET, canal N, do tipo depleção e com geometria de porta retangular convencional, considerando as diversas condições de polarização externa consideradas por esse estudo. Além disso, os Fatores de Forma de ambos os elementos básicos formados por esses tipos de MOSFETs apresentaram praticamente os mesmos valores (variação máxima de 1,66%, sendo que o com o formato de porta do tipo Fish alcançou o maior valor de Fator de Forma). Dessa forma, podemos concluir que o MOSFET, canal N, do tipo depleção, com formato de porta do tipo Fish pode ser considerado como alternativa construtiva para aumentar o desempenho elétrico das células solares baseadas em transistores de efeito de campoTese NBTI em transistores sem junções fabricados na tecnologia SOI(2022) Graziano Júnior, N.Aqui apresenta-se o estudo do efeito Negative Bias Temperature Instability (NBTI) em dispositivos Junctionless Nanowire Transistors (JNTs). Primordialmente, dispositivos JNTs se diferem de dispositivos implementados em tecnologia metal óxido semicondutor (MOS) modo inversão convencionais ou mesmo de dispositivos modo inversão implementados em tecnologia Silicon-On-Insulator (SOI) mais notoriamente, por apresentarem o mesmo tipo de dopagem para canal, fonte e dreno. É de se destacar que essa concepção implique em diversas diferenças entre o funcionamento de dispositivos experimentais JNTs em comparação ás tecnologias mais presentes no mercado. Esse diferencial redunda em um comportamento ímpar quando se aborda a degradação pelo efeito NBTI. Tal efeito é decorrente da existência de átomos de hidrogênio dispersos na interface entre o óxido de porta e o silício do canal. A consequência mais relevante do NBTI consiste no deslocamento da tensão de limiar (VTH) dos dispositivos ao longo do tempo. Para elucidar o mecanismo de ação do efeito NBTI, empreenderam-se diversos estudos de parâmetros que se relacionam a este fenômeno. Insta citar a variação do comprimento no canal, o campo elétrico, a densidade de armadilhas de interface, densidade de lacunas, potencial de superfície, temperatura, entre outros, e como estes se relacionam. Ainda foi considerado o aspecto característico com que a corrente flui pelo canal dos dispositivos JNTs, ou seja, a maior parte flui pelo centro do canal. A premissa que valida o aprofundamento do estudo do efeito NBTI em dispositivos JNTs, vem de trabalho anterior, que demonstrou que dispositivos JNTs apresentam menor degradação NBTI que dispositivos FinFET com características semelhantes. Os resultados colhidos, demonstram de forma bastante incisiva que dispositivos JNTs operando em depleção parcial estão menos sujeitos ao NBTI. Os dados obtidos, também apontam que o campo elétrico vertical que em dispositivos mais comuns, impactam de maneira bastante direta o NBTI, já em dispositivos JNTs, essa relação depende do regime de operação. Ainda é possível afirmar que a qualidade do óxido de porta que se reflete na densidade de armadilhas de interface, é bastante significativa para o NBTI. Por outro lado, a variação da temperatura, tem importância relativamente menor, e em certas condições, vem até a mitigar esse efeito deletério. Há ainda, diversos aspectos e variáveis aqui estudados que incidem na maneira que o NBTI influencia o comportamento dos dispositivos JNTs, Essas particularidades e suas implicações, faz com que essa pesquisa resulte em uma tese com características interessantesTese Estudo dos estilos de leiaute não convencionais para mosfets planares em altas temperaturas considerando-se o nó tecnológico de 180nm(2021) Galembeck, E. H. S.Esta tese de doutorado teve por objetivo estudar os impactos no desempenho elétrico dos transistores de efeito de campo Metal-Óxido-Semicondutor (Metal-Oxide-Semiconductor (MOS) Field Effect Transistors, MOSFETs) implementados com diferentes estilos de leiaute da região de porta (hexagonal, também chamado de Diamante (Diamante MOSFET, DM); octogonal (Octogonal MOSFET, OM); elipsoidal (Elipsoidal MOSFET, EM)) decorrentes dos efeitos das altas temperaturas em relação àquele obtido por meio do MOSFET do tipo convencional equivalente, ou seja, aquele que apresenta geometria de porta retangular (Retangular MOSFET, RM). A tecnologia de fabricação de circuitos integrados (CIs) MOS complementar (Complementary MOS, CMOS) utilizada para a fabricação desses transistores foi a do nó tecnológico de 180nm da Taiwan Semiconductor Manufacturing Company (TSMC), que utiliza lâminas de silício do tipo convencional (Bulk). Para realizar este estudo comparativo, foram utilizados dados experimentais e resultados de simulações numéricas tridimensionais. As simulações numéricas tridimensionais auxiliaram na compreensão dos comportamentos físicos e elétricos dos efeitos intrínsecos dos MOSFETs com os diferentes estilos de leiaute não convencionais, tais como os Efeitos de Canto Longitudinal (Longitudinal Corner Effect, LCE), da associação paralela de SOI MOSFETs com a mesma largura de canal e diferentes comprimentos de canal (PArallel Connection of Different Channel Lengths Effects, PAMDLE) e da desativação dos MOSFETs parasitários nas regiões de bico de pássaro (DEactivation the PArasitic MOSFETs in the Bird’s Beak Regions Effect, DEPAMBBRE). Os efeitos LCE e PAMDLE são os responsáveis por potencializar os desempenhos elétricos dos DM, OM e EM, em relação àquele observado no RM equivalente, considerando entre eles as mesmas áreas de porta e condições de polarização. Os resultados demonstraram que os efeitos LCE e PAMDLE se mantêm ativos para as diferentes tecnologias de fabricação de CIs CMOS, como a da Silício-Sobre-Isolante (Silicon-On-Insulator, SOI) MOSFET de 1µm da Université de Louvain La Neuve (Bélgica) e da TSMC de 180nm, independentemente da faixa de temperatura no qual os transistores foram estudados (faixa de 300K a 573K, neste caso). Além disso, foram observados ganhos nos principais parâmetros elétricos e figuras de mérito analógicos dos MOSFETs implementados com diferentes estilos de leiaute em relação ao RM equivalente. Para ilustrar a corrente entre dreno e fonte de saturação, a transcondutância máxima e a frequência de ganho de tensão unitária do DM apresentaram ganhos de 66%, 43% e 57%, respectivamente, considerando-se a mais crítica temperatura a que eles foram expostos (573K). Resultados similares foram obtidos para o OM e o EM. Portanto, baseado nos resultados obtidos, pode-se concluir que os MOSFETs com esses diferentes estilos de leiaute estudados podem ser considerados como alternativos para potencializar o desempenho elétrico para as diferentes áreas de aplicações, que requerem que esses transistores operem em altas temperaturas, tais como nas aplicações espaciais, automotivas, industriais, militares e médicasTese Influência do potencial de substrato sobre o ruído de baixa frequência de nanofios transistores MOS(2021) Molto, A. R.Este trabalho tem por objetivo estudar pela primeira vez o efeito da polarização de substrato sobre o ruído de baixa frequência em nanofios transistores MOS, tipo N, totalmente depletados, implementados em tecnologia SOI. São estudados nanofios de canal único e múltiplos canais, por meio de resultados experimentais e simulações tridimensionais. Pretendese aqui aprofundar os conhecimentos obtidos até então na literatura e, pela primeira vez, analisar o comportamento do ruído de baixa frequência 1/f? aplicando-se tensões ao substrato. Os resultados obtidos consideraram dispositivos nanométricos, com diversas geometrias, operando na região triodo, com comprimentos de canal (200nm, 400nm, 1µm e 10µm) e larguras de canal (15nm, 20nm, 45nm, 65nm e 105nm). Nesses dispositivos, foram aplicadas polarizações de porta e de substrato com os transistores operando desde a região próxima do sublimiar até a inversão forte, a fim de se obter as curvas DC e de ruído. Os resultados obtidos mostraram que o ruído predominante nesses dispositivos é do tipo “flicker”, com decaimento proporcional a 1/f? em baixas frequências (f = 500Hz), e em frequências maiores (500Hz < f = 10KHz) ele é sobreposto pelo ruído de geração e recombinação, com o decaimento equivalente à 1/f2. A origem do ruído, considerando o substrato aterrado, se deve, predominantemente, a variação da quantidade (N) de portadores no canal devido ao armadilhamento e desarmadilhamento na interface Si/SiO2. Para maiores tensões de porta (VGT=200mV), observou-se a influência da variação da mobilidade no ruído. O expoente ?, que compõe o ruído 1/f variou de 0,7 a 1,25, mostrando a mudança do ponto de condução para os valores mais elevados de tensão de porta e polarizações de substrato aplicados. Foi observado também, o aumento do ruído com a diminuição da largura e comprimento do canal. A diminuição da área do dispositivo, promove a redução na taxa de geração e recombinação, aumentando o ruído. Foi observado o aumento do ruído nos dispositivos, tanto para tensões positivas de substrato quanto para tensões negativas aplicadas ao substrato. Isso ocorreu para as tensões de polarização onde a condução se aproximou das interfaces inferior e superior do canal, podendo ser observado com clareza nas curvas de densidade de elétrons em função da profundidade do canal. Essa maior proximidade com as interfaces agrava o ruído devido as armadilhas existentes nessas regiõesDissertação Análise, simulação e modelagem de dispositivos obtidos por deposição de materiais inteligentes sobre isolante(2021) Montesani, Gustavo JustoA simulação de estruturas que experimentalmente são fabricadas por meio de deposição induzida por feixe de elétrons focalizados (do inglês, focused-electron-beam-induced deposition, FEBID) num simulador numérico TCAD contribui para o avanço em estudos com materiais inteligentes, uma vez que é possível fabricá-los fazendo uso desse método que dispensa a utilização de máscaras, necessárias nos métodos convencionais. Os materiais inteligentes se mostram úteis por variar uma ou mais de suas propriedades mediante a uma variação do meio em que estão inseridos. O software Atlas, utilizado para as simulações dos materiais inteligentes, foi concebido para realizar simulações de materiais semicondutores. Portanto, algumas novas propostas de uso e adaptações são realizadas no decorrer do trabalho. Inicialmente, é feita a modelagem do dispositivo, ajustando os parâmetros dos materiais e também o ajuste do modelo MIMTUN, de tunelamento quântico, utilizado nas simulações. Adicinalmente, foram variadas as geometrias dos grãos contemplando grãos quadrados, hexagonais e também octogonais, como forma de simplificar as estruturas, viabilizar e acelerar as simulações. As simulações contemplam a variação das distâncias dos grãos nas direções horizontal e vertical, bem como a variação da temperatura de simulação, seguidas de uma análise da confiabilidade das simulações pelas suas regressões de uma curva esperada. Os grãos octogonais possuem a resposta que mais se assemelha à resposta esperada por grãos circulares quando se considera a variação da distância. Por fim, foi proposta uma aplicação do dispositivo simulado como um sensor de deformação mecânica aplicado a um veículo, contemplando uma pequena variação da distância entre os grãos gerando assim uma variação da resposta de corrente elétricaDissertação Projeto e caracterização de discriminação de cores utilizando fotodiodo PIN lateral com porta através de aprendizagem de máquina(2021) Silva Júnior, João Batista daO avanço tecnológico no mercado de sensores de imagem vem crescendo de forma ao longo dos anos com buscas incessantes na detecção da radiação eletromagnética, nas áreas de segurança, medicina, aeroespacial, câmeras fotográficas, televisões, celulares etc. Essa busca motivou a comunidade científica a realizar estudos dos fotodiodos PIN para detecção da radiação eletromagnética, que são dispositivos capazes de converter a energia luminosa em um sinal elétrico. Ainda existem grandes lacunas nos estudos dos fotodetectores, motivando pesquisadores do mundo inteiro a estudá-los. Além do mercado óptico, outra tecnologia imersiva está em ascensão, a IA (Inteligência Artificial), dividida em três grandes grupos: Aprendizado de Máquina (AM), Ciência de Dados e “Big Data”, que permitirá entender e ensinar as tomadas de decisões das máquinas. No mercado de aquisição de imagens, as câmeras de hoje possuem boa resolução, porém, seu modelo de tratativa da informação ainda é limitado, devido à utilização do modelo RGB, que combinas as radiações R (RED – Vermelho) G (GREEN – Verde) e B (BLUE – Azul) para gerar as demais radiações do espectro eletromagnético visível. A captura dessas radiações ocorre através da detecção dos comprimentos de ondas via filtros ópticos discretos depositados na matriz dos fotodetectores. Em virtude das lacunas apresentadas nos estudos dos fotodetectores e da ascensão da IA, este trabalho visa estudar o fotodiodo PIN lateral com porta para discriminar as cores do espectro visível com auxílio dos algoritmos do aprendizado de máquina, no intuito de expandir a qualidade das imagens capitadas. As análises foram divididas em três partes sendo que na primeira parte, o estudo propõe índices de mérito capazes de discriminar as cores através da polarização de porta VG. Os índices de mérito XRGB, YRGB, I’CAT(VG) e ICAT,int demostram essa possibilidade. Para os índices XRGB e YRGB os estudos mostram que a faixa de VG se estende de -0,8V à +0,8V. Já para o método derivativo (I’CAT(VG)) a faixa de VG para discriminar está compreendida entre -0,8V à -0,5V, tendo o ponto máximo de discriminação para VG = -0,65V. Finalizando os estudos dos índices, o método integrativo (ICAT,int(VG)) informa que a melhor faixa para se trabalhar é 0V à 0,5V, onde o comportamento é linear, apresentando como discriminador os coeficientes angulares (BX) de cada comprimento de onda RGB. Na segunda parte, é realizado o estudo dos algoritmos gerados para os dados caracterizados do fotodiodo PIN lateral com porta, sendo: Linear Discriminant, Quadratic Discriminant, Linear SVM, Quadratic SVM, Cubic SVM, Cosine KNN e Ensemble Subspace Discriminant. Todos os modelos durante a fase de treinamento mostraram acurácia acima de 90% e ROC/AUC = 1. Na fase de teste, todos os modelos ficaram com acurácia acima de 94%, sendo que, três deles, 4 Linear Discriminant, Quadratic Discriminant e Quadratic SVM obtiveram 100% de acurácia. Na terceira parte, é proposta a discriminação através da modificação do um circuito eletrônico discutido no item 3.6 deste trabalho, através das polarizações VG que são quatro no total, -1,0 V, -0,6 V, +0,6 V e +1,0 V. Esse circuito fornece a relação entre a tensão de saída V? pelo comprimento de onda ?, através da razão logarítmica entre as correntes dos fotodiodos laterais com porta. A melhor resposta de detecção foi apresentada para VG1 = +1,0 V e VG2 = -0,6 V, para as três potências ópticas em análises (0,1; 0,5 e 1,0 W/m2). As demais combinações de VG demostram resultados satisfatórios para qualquer valor de potência óptica para a faixa de ? entre 200 nm a 500nm, onde existe uma boa variação na tensão de saída (V?) do circuito. O terminal de porta proposto neste dispositivo auxilia positivamente na discriminação dos comprimentos de ondas, abrindo novos horizontes na detecção da radiação eletromagnéticaDissertação Desenvolvimento de uma técnica baseada no conceito de bombeamento de cargas para extração das armadilhas de interface em transistores MOS sem junções(2021) Fonte, Ewerton Teixeira daNeste trabalho, é apresentado um estudo que visa deteminar a densidade de armadilhas de interface em transistores MOS sem junções (JNT). Uma vez que a quantidade de defeitos contida nas interfaces do dispositivo está ligada diretamente à sua qualidade, ter ferramentas que possam mensurá-las sem danificar o dispositivo torna-se necessário. Frente a isso, este trabalho tem como foco o estudo das armadilhas de interface (defeitos). Assim, visando determinar a densidade de armadilhas presentes neste dispositivo foi proposto um método de bombeamento de cargas adaptado em relação ao aplicado em transistores convencionais. O JNT é fabricado na tecnologia SOI e tem como principal característica uma dopagem de mesmo tipo e concentração desde a fonte até o dreno. Com isso é possível diminuir o tamanho do canal quando comparado ao transistor SOI MOS convencional modo inversão. Como primeira parte do projeto, foram efetuadas simulações 2D de um dispositivo com diversas concentrações de armadilhas diferentes e foi observado que, conforme essa concentração aumenta, os valores de tensão de limiar e tensão de faixa plana também tiveram um aumento significativo, sendo 80 mV e 150 mV, respectivamente, ao se variar a concentração de 0 para 8x1012 eV-1cm-2. Uma curva simulada em resposta à corrente de bombeamento no tempo também foi obtida e é notável a diferença no tempo de decaimento do valor de corrente com a alteração na densidade de armadilhas. A partir de medidas experientais, foram extraídas as curvas de Id x Vgs para a extração da tensão de limiar e, então, o método de bombeamento foi aplicado aos dispositivos, onde foi obtida uma resposta onde pôde ser estudado o comportamento. Com esse resultado, é possível efetuar o cálculo das armadilhas de interface contidas no dispositivo e comparar com a quantidade efetiva de cargas que foram energizadas, onde pode ser comprovada a tendência da resposta do método proposto.Dissertação Avaliação da distorção harmônica de nanofios transistores empilhados(2021) Carvalho, Cesar Augusto Belchior deEste trabalho estuda as características não lineares dos transistores nanofios empilhados, implementados em tecnologia SOI (silicon-on-insulator), operando como amplificadores operacionais de um único transistor. São estudadas as influências da largura do nanofio, do comprimento de canal e do nível de inversão em que os nanofios são polarizados. A não linearidade é especialmente relevante para as aplicações analógicas, cujos sinais de saída podem sofrer distorções em decorrência do desempenho do componente, comprometendo a transmissão e/ou amplificação dos sinais. Após realizar uma análise evolutiva das tecnologias, o trabalho demonstra que a arquitetura do dispositivo estudado está composta em dois níveis, sendo um transistor de porta tripla (trigate) e um transistor de porta circundante (gate-allaround). A revisão bibliográfica aborda alguns dos parâmetros elétricos de maior importância no estudo dos transistores, conceituando-os fisicamente e expondo suas equações características. A primeira etapa do trabalho ainda apresenta algumas das propriedades analógicas investigadas previamente, tais como a tensão de limiar, corrente de dreno, efeito de corpo, inclinação de sublimiar e a transcondutância, indicando a superioridade dos nanofios empilhados em relação ao SOI de porta única em alguns aspectos, sobretudo na capacidade de fornecimento de corrente de dreno, o que está alinhado com o aumento da possibilidade de integração da tecnologia tão almejada pelo setor mercadológico. O trabalho se dedica a apresentar a distorção harmônica e seus efeitos em circuitos e sistemas elétricos, indicando que o fenômeno possui grande importância em áreas diversas, sendo influente tanto em um único amplificador como em instalações elétricas e equipamentos indústriais mais complexos. Para obter este parâmetro no objeto de interesse, foi utilizado o método da função integral (IFM), que permite adquirir os dados apenas com a curva da corrente de dreno em função da tensão de porta (IDS x VGS) extraída experimentalmente, eliminando-se a necessidade de medições de corrente alternada (AC), que podem trazer ruídos mais difíceis de serem dissociados do sinal real dada a magnitude da corrente do dispositivo nanométrico. Os resultados demonstram que a distorção harmônica dos nanofios empilhados é majoritariamente relacionada ao harmônico de segunda ordem (HD2), cujo valor se distancia em 30 dB do terceiro harmônico. Os dados apresentados indicam que os nanofios com maiores WFIN possuem maior não linearidade e menor ganho de tensão em malha aberta: em relação ao conjunto de transistores com comprimento fixo L = 100 nm, a maior distorção harmônica se deu para o componente com largura WFIN = 40 nm, que apresentou distorção harmônica total THD ˜ -19 dB e ganho em malha aberta Av ˜ 38 dB para maiores valores de gm/IDS, operando em inversão moderada. Já para os transistores nanofios com largura fixa de WFIN = 10 nm, foi possível observar que a maior não linearidade ocorre em transistores com maiores comprimentos: para os nanofios empilhados de L = 400 nm, obteve-se THD ˜ -19 dB em maiores valores de gm/IDS. A relação obtida entre as dimensões físicas dos transistores e a distorção harmônica são justificadas através das equações matemáticas apresentadas, sendo que a correlação entre os maiores resultados de THD para os nanofios com maiores WFIN também é explicada a partir da maior variação de dgm/dVGT, em acordo com resultados da literatura observados para nanofios com um único nível. Ao fim do trabalho, novas análises são realizadas para um novo conjunto de dados, formados por nanofios com múltiplos fins. As maiores magnitudes de corrente de dreno permitiram evidenciar os resultados e confirmar, com maior grau de confiabilidade, a relação entre as não-linearidades e as características dimensionais dos nanofios, uma vez que os dados trazem uma média de resultados de diversos dispositivos operando em paralelo.Dissertação ruído telegráfico em transistores sem junções(2021) Picoli Júnior, M. P.Neste trabalho é apresentado um estudo dos efeitos causados pelas armadilhas de interface em transistores MOS (Metal Oxide Semiconductor) sem junções (Junctionless Nanowire Transistors – JNTs), mais especificamente de uma vertente de seus efeitos, o ruido telegráfico (Random Telegraph Signal – RTS). O objetivo é analisar, através de simulações numéricas, quais são os efeitos do ruído telegráfico em JNTs de diferentes larguras, avaliando as correlações entre a densidade de armadilhas de interface e os efeitos em suas propriedades elétricas, como na corrente de dreno, por exemplo. Estes dispositivos apresentam uma concentração constante de dopantes entre a fonte e o dreno, possibilitando que se sobressaia quando comparado com transistores convencionais durante o processo de fabricação, pois evita um problema comum que é a difusão de dopantes para o interior do canal durante as implantações de fonte e dreno para transistores de tamanho reduzido (em nós tecnológicos inferiores a 20nm). Os transistores sem junções apresentam condução em modo de deplação parcial ou acumulação, o que faz com que o efeito das armadilhas em seu ruído de baixa frequência seja diferente daquele observado em transistores de modo inversão, visto que o comportamento do potencial na interface silício-óxido é diferente em ambas as estruturas. Assim, o estudo do ruído telegráfico em JNTs se faz necessário, uma vez que ajuda a entender melhor os efeitos presentes no dispositivo e pode auxiliar na escolha de técnicas aplicadas no processo de fabricação destes componentes. Primeiramente, foram realizados estudos sobre os transistores e as tecnologias implementadas nos JNTs mais atuais. Em seguida, utilizando modelos numéricos, foram feitas simulações para diversos comprimentos de canal. Nesta dissertação de mestrado, são apresentados resultados de simulações numéricas, validados através de resultados experimentais, onde se pode observar que o mecanismo de condução afeta de modo significativo o comportamento do RTS, uma vez que altera o campo elétrico e o potencial de superficie do dispositivo. Foi possível notar também sua depêndencia com as características elétricas e posicionamento das armadilhas de interface no interior do canal do dispostivo, onde se pode concluir que armadilhas posicionadas mais próximo à região de fonte resultam em um aumento do RTS.Tese Estudo do casamento entre MOSFETs implementados com geometrias de porta não convencionais em ambientes de radiações de raios X(2020) Peruzzi, V. V.Esta tese de doutorado ilustra os estudos das variabilidades e dos descasamentos entre dispositivos dos MOSFET do tipo "N" (nMOSFETs) de geometria de porta hexagonal (DnM), octogonal (OnM) e retangular (CnM), considerando-se quatro tipos diferentes de polarizações destes nMOSFETs durante o procedimento das radiações ionizantes de raios-X: I- sem polarização elétrica ou com todos os terminais (fonte, porta, dreno e substrato) em aberto (Floating); II- com polarização elétrica dos dispositivos na condição de operação de estadoligado ou “chave-fechada” (On-state); III- com polarização dos dispositivos na condição de operação analógica ou operando como amplificador (Analog); IV- com polarização dos dispositivos na condição de operação de estado-desligado ou “chave-aberta” (Off-state). Considerando-se a polarização Floating, durante o procedimento das radiações ionizantes de raios-X, verificou-se que os DnMs com um ângulo a de 90° reduzem o descasamento entre dispositivos de 40,7 % para a tensão de limiar (VTH) e de 56,8 % para a inclinação de sublimiar (SS), respectivamente, em comparação aos valores encontrados nos CnMs equivalentes. Considerando-se a polarização On-state durante o procedimento das radiações ionizantes de raios-X, observa-se que os OnMs com um ângulo a de 90° e fator “c” de 50% melhoram o casamento entre dispositivos de 57,4% para a VTH e de 54,9% para a SS em comparação àqueles encontrados nos CnMs equivalentes. Nas condições Analog e Off-state durante o procedimento das radiações ionizantes de raios-X, os DnMs e OnMs mostraram um melhor casamento entre dispositivos em comparação aos obtidos com os CnMs equivalentes e com um nível de acerto de 95%. Durante o procedimento das radiações ionizantes de raios-X no modo Floating, a máxima dose total ionizante (TID) utilizada foi da ordem de até 4,5 Mrad. Ademais, durante os procedimentos das radiações ionizantes de raios-X nos modos On-State, Off-State e Analog, as máximas TIDs utilizadas foram de 200 krad para os modos On-State e Analog e 20 krad para o modo Off-State. Portanto, os estilos de leiaute dos tipos Diamante e Octo, podem ser considerados como estratégias alternativas de leiaute para a implementação de MOSFETs a fim de potencializar suas tolerâncias às radiações ionizantes de raios–X, visando às aplicações em circuitos integrados (CIs) implementados com a tecnologia de fabricação do tipo Metal-ÓxidoSemicondutor Complementar (Complementary Metal-Oxide-Semiconductor, CMOS).Tese Projeto, implementação e modelagem compacta de transistores MOSFET na configuração pseudorresistor para circuitos aplificadores de biosinais(2020) Pereira, C. F.Este trabalho apresenta o desenvolvimento de um macromodelo PWL (PieceWise Linear) para a simulação SPICE de um pseudorresistor. A motivação da criação do modelo surgiu do fato que os pseudorresistores não conseguem ter o seu comportamento completamente previsto pelos modelos de simulação SPICE disponíveis em algumas regiões operacionais. Como estudo de caso, para a validação do modelo criado, foi desenvolvido um sistema de detecção do complexo QRS durante a aquisição de eletrocardiograma. A variação da pseudorresistência em função da temperatura foi caracterizada e incluída no modelo. O leiaute dos circuitos foi desenvolvido para a tecnologia 8HP de 0,13 µm da Global Foundries, resultando na fabricação de um circuito integrado. Análises experimentais foram realizadas para o levantamento da curva de ganho, bem como do comportamento do tempo de recuperação do circuito frente a um transitório de tensão continua (DC) na entrada. Medidas experimentais com um sinal emulado de ECG (eletrocardiograma) também foram realizadas para a caracterização do bioamplificador como detector de QRS e os resultados obtidos foram bastante satisfatórios. Além disso, também foram realizadas as caracterizações do bioamplificador em função da variação de temperatura. Todas as medidas citadas anteriormente foram realizadas entre a temperatura ambiente e 60 ºC. São apresentados resultados de simulação SPICE para o circuito bioamplificador com o macromodelo, e os resultados obtidos são comparados com os dados experimentais que comprovam que o macromodelo desenvolvido atende à finalidade para a qual ele foi desenvolvidoDissertação Simulação analítica de espelhos de corrente utilizando associação série do transistores SOI MOSFET(2020) Silva, Paulo Rodrigues daEste trabalho apresenta uma análise das vantagens da utilização de associação série simétrica (S-SC) e assimétrica (A-SC) de SOI nMOSFETs em relação ao transistor SOI MOSFET isolado (ST) em blocos analógicos básicos. Além de apresentar as características do amplificador com um único transistor, são estudados espelhos de corrente com diferentes arquiteturas. O estudo e avaliação dos resultados destes blocos analógicos básicos foram realizados através das características elétricas obtidas a partir de simulações de circuitos do tipo SPICE, utilizando o programa ICAP/4. Inicialmente, os parâmetros do modelo foram ajustados com o propósito de obter características dos dispositivos simulados semelhantes às características dos dispositivos caracterizados experimentalmente. Após os ajustes iniciais, foram simuladas as associações séries simétricas (S-SC – Symmetric Self-Cascode, associação de dois transistores com tensões de limiar idênticas) e associações séries assimétricas (A-SC –Asymmetric Self-Casode, associação de dois transistores com tensões de limiar diferentes) de SOI nMOSFETs. São apresentadas as características de corrente do dreno (IDS), transcondutância (gm), condutância de saída (gD), Tensão Early (VEA), ganho de tensão de malha aberta e relação gm/IDS em função das tensões aplicadas aos terminais dos dispositivos isolados e compostos (associações simétricas e assimétricas) com diferentes dimensões. Em seguida, as associações séries e os transistores isolados (ST – Single Transistor) foram utilizados na simulação de espelhos de corrente na configuração fonte comum e o transistor isolado com as arquiteturas Cascode e Wilson, a fim de verificar o desempenho da estrutura composta. Foi verificado que os espelhos de corrente utilizando a associação S-SC apresentaram um comportamento semelhante ao dos espelhos de corrente formados por SOI MOSFET ST, com o mesmo comprimento de canal. Comprovou-se que a associação A-SC possui um melhor desempenho elétrico em relação à associação S-SC e o ST em espelho de corrente fonte comum, como também, em relação às arquiteturas Cascode e Wilson usando transistor isolado, nas regiões de inversão fraca e moderada, devido à menor condutância de saída e, consequentemente, maior tensão Early