Teses e Dissertações
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Dissertação Estudo das propriedades eletrotérmicas de transistores mos de nanofios e nanofolhas de silício em temperaturas criogênicas(2024) Matos, Jefferson AlmeidaEste trabalho investiga a operação de nanofios e nanofolhas transistores de silício (nanofios MOS) em modo inversão e sem junções, em temperaturas que variam da ambiente até a faixa criogênica, com ênfase na influência das dimensões dos dispositivos sobre os parâmetros elétricos e no autoaquecimento. A análise é realizada por meio de medidas experimentais, permitindo a compreensão dos efeitos térmicos nos dispositivos. Os transistores são fabricados em substratos SOI (Silicon-On-Insulator), com larguras de fin variando de 10 nm a 60 nm e comprimento de canal de 40 nm a 10 µm. O estudo foi realizado em quatro etapas: a caracterização de nanofios em modo inversão na faixa de 330 K a 82 K; o estudo do autoaquecimento desses dispositivos até 4,2 K; a caracterização de nanofios sem junções de 300 K a 4,2 K; e uma comparação entre os dois tipos de dispositivos operando de 300 K a 82 K. A caracterização elétrica revelou que a variação da tensão de limiar com a temperatura apresenta comportamento linear, com taxas de variação diferentes entre dispositivos de largura de fin estreita e larga. A inclinação de sublimiar se degrada em dispositivos mais largos e de canal curto, distanciando-se do limite teórico mínimo em temperaturas criogênicas. A mobilidade dos portadores, analisada em função da temperatura, mostrou que transistores sem junções apresentam menor mobilidade absoluta e melhor estabilidade térmica. O estudo de autoaquecimento nos nanofios transistores em modo inversão indicou um aumento acentuado da temperatura do canal em baixas temperaturas, especialmente abaixo de 50 K, com comportamento não-linear e maior variação da temperatura do canal (?T) em potências menores (<5 µW). Dispositivos com comprimento de canal menor (L=40 nm) apresentaram maior aumento de temperatura em comparação aos de canal mais longo (L=100 nm), e a resistência térmica diferencial (RTH*) aumentou significativamente abaixo de 70 K. As contribuições científicas incluem a análise da influência das dimensões e da temperatura na performance elétrica de nanofios MOS, a caracterização inédita do autoaquecimento utilizando termometria de porta em temperaturas criogênicas, e a comparação detalhada entre dispositivos, fornecendo subsídios para avaliar a viabilidade desses dispositivos em ambientes criogênicos, com aplicações potenciais na computação quânticaDissertação Impacto da radiação ionizante e temperatura no desempenho de PMOSFETS com diferentes leiautes(2024) Grandesi, Guilherme InácioDispositivos eletrônicos expostos à radiação ionizante podem ser danificados, alterando suas características e, consequentemente, parâmetros elétricos. Diante deste problema, o desenvolvimento e a caracterização de dispositivos eletrônicos resistentes à radiação e sua validação como mais resistentes aos efeitos da radiação ionizante requer pessoal qualificado e com conhecimento específico dos mecanismos físicos que atuam no dispositivo quando exposto à radiação. Para estudar o comportamento de um determinado dispositivo nestas condições é necessário caracterizá-lo adequadamente e obter informações sobre os danos causados por determinada dose de radiação e tipo de radiação ionizante. A forma pela qual o leiaute dos transistores é concebido nos circuitos integrados pode produzir diferentes comportamentos quando submetidos à radiação. Assim, foi realizado um estudo para verificar os efeitos da radiação em transistores de geometria retangular convencional e de geometria fechada (ELT). Acerca dos dispositivos sob teste, que serão chamados ao longo do texto de DUT (Device Under Test), o grupo de projetos do CTI (Centro de Tecnologia da Informação Renato Archer, em Campinas) forneceu dois circuitos integrados (CI PPTLEXT06SOID40) cada um com 5 Transistores PMOSFET de Potência, PPT, modelo PHVE da tecnologia XFAB XT06 0,6 µm SOI-CMOS, sendo dois deles ELT e três retangulares convencionais. A comparação desses dois diferentes leiautes é importante uma vez que dispositivos ELT são considerados mais tolerante aos efeitos da radiação ionizante, e incorporar uma análise de como os dispositivos reagem aos efeitos de temperatura é enriquecedor já que é conhecido que a temperatura altera os estados de cargas aprisionadas no dispositivo, havendo sinergia com os defeitos causados pela radiação no que diz respeito a cargas aprisionadas em regiões sensíveis do transistor. Este projeto de pesquisa é de interesse do mais importante projeto Nacional nesta área de pesquisa, CITAR – Circuitos Integrados Tolerantes à Radiação, financiado pela FINEP, o qual consta com a FEI sendo uma das instituições executoras. A caracterização do dispositivo foi realizada no Laboratório de Efeitos da Radiação Ionizante (LERI) no Centro Universitário FEI, quanto a tolerância de efeitos acumulativos de radiação ionizante (TID – Total Ionizing Dose) e quanto aos efeitos de temperatura. Ao longo do trabalho, os DUTs foram submetidos a uma dose de radiação acumulada total de 600 krad(Si) de raios X de 10 keV de energia, e posteriormente testados num ensaio de temperaturas partindo de -50 ºC a +70 ºC. Nestas análises foram avaliadas as curvas características de ID X VG, bem como demais parâmetros eletrônicos que podem ser extraídos a partir delas. Por meio desta pesquisa foi possível constatar que, embora os dispositivos tenham respondido de maneira similar sob a influência da TID, a análise em função da temperatura revelou uma robustez notável do leiaute fechado ELT, especialmente quanto à insensibilidade à polarização durante a radiaçãoTese Estudo do comportamento de diodos pin implementados em tecnologia SOIde camada ultrafina (UTBB) operando como fotodetectores(2024) Silva, Fernando Oliveira daA redação desta pesquisa científica visa aprofundar resultados e conhecimentos sobre o funcionamento de diodos de junção com inserção intermediária de região intrínseca, diodos PIN, implementados em tecnologia UTBB como fotodetectores. A princípio utilizou-se dados de pesquisas elaboradas anteriormente de diodos PIN implementadas em substratos SOI como referência para a simulação do processo de fabricação dos dispositivos e a validação das curvas simuladas. Primeiramente, foram realizadas simulações numéricas da corrente catódica normalizada pela largura do dispositivo (ID/W) em função da tensão catódica (VD), considerando dispositivos sem porta com comprimento intrínseco (Li) de 8 µm, e espessura da camada de silício (TSi) de 20 nm. Demonstrou-se que camadas de silício extremamente finas podem ser aplicadas para a fotodetecção de parte do espectro de luz ultravioleta UVA (comprimentos de onda da ordem de 350 nm), uma vez que os pequenos comprimentos de onda são absorvidos próximo à superfície do dispositivo. Foi observado também que ao variar a polarização do substrato (Vsub), a corrente fotogerada é mais elevada, cerca de 2,75 x 10-11 A, no intervalo de Vsub entre -1 V e 0,7 V, apresentando uma queda para valores fora do intervalo devido à inversão ou acumulação da região intrínseca. Finalmente, foi possível observar que a corrente fotogerada máxima, da ordem de 2,8 x 10-11 A é atingida para diferentes intervalos de Vsub quando são implementados Ground Planes do tipo P e N num dispositivo com uma espessura de silício de 20 nm, o que está relacionado à depleção induzida na região ativa devido à presença de carga positiva ou negativa abaixo do óxido enterradoDissertação Amplificador ECG incorporando pseudorresistores: projeto, implementação e caracterização em altas temperaturas(2024) Pessoa, Beatriz Barsocchi TestaComponentes eletrônicos, em geral, possuem grande sensibilidade às mudanças de temperatura. Temperaturas muito acima ou abaixo do valor considerado como ambiente causam uma mudança nas características físicas dos materiais dos componentes, acarretando um impacto significativo no desempenho e na confiabilidade dos dispositivos eletrônicos. Muitos dispositivos são projetados para operar dentro de uma faixa de temperatura específica e, se a temperatura exceder essa faixa, o dispositivo pode ser danificado ou não funcionar corretamente, fazendo com que, à medida que a temperatura aumente, o número de defeitos e falhas induzidas termicamente em dispositivos eletrônicos também aumente. O uso do pseudorresistor é uma técnica promissora para projetos de amplificadores biomédicos, uma vez que proporciona ao amplificador uma alta precisão, baixo ruído e ampla faixa de resposta em frequência. Além disso, os pseudorresistores na faixa de teraohms apresentam vantagens adicionais, como menor consumo de energia, melhor estabilidade térmica e menor área ocupada no chip em relação aos resistores convencionais. No entanto, o uso de pseudorresistores também pode apresentar desafios na implementação de circuitos, principalmente devido à complexidade do projeto e à necessidade de ajuste preciso dos parâmetros do circuito. Além disso, a variação de temperatura pode afetar a precisão do circuito que utiliza essa tecnologia, sendo necessário o uso de técnicas de compensação para minimizar esse efeito. Estudos anteriores sobre pseudorresistores estão limitados a simulações, modelagem e implementação de alguns amplificadores de banda estreita. Este estudo tem como objetivo projetar um circuito sob medida para aplicações de ECG, com largura de banda de 0,04 Hz a 2 kHz para a faixa completa de temperatura de aplicação. O circuito é digitalmente modelado, simulado e caracterizado, ajustando os valores de capacitância de feedback para otimizar o desempenho dentro da faixa de temperatura crucial para aplicações biomédicas. Após a validação do circuito desenvolvido, este projeto almeja realizar uma transição para a esfera prática, visando a aplicação em pacientes. Nesse cenário, enfatiza-se a integração direta com sinais biomédicos, com a validação da associação do circuito proposto juntamente ao dispositivo ADS1298ECGFE-PDK para análises clínicasDissertação Análise de capacitâncias em transistores SOI MOSFET de canal gradual(2024) Lopes, Allan OliveiraNeste trabalho é apresentada uma análise das capacitâncias em transistores GC SOI MOSFET (Graded Channel semiconductor on Insulator Metal Oxide Semiconductor Field Effect Transistor) variando a relação do comprimento do canal do dispositivo que possui uma baixa dopagem em relação ao comprimento total (LLD/L), além de aspectos construtivos do dispositivo, como tSi(espessura do filme de silício sobre isolante), toxf (espessura do óxido de porta da primeira interface), assim como comprimento de canal L, por meio de simulações. Ao realizar estas mudanças na estrutura do dispositivo, são observados diversos aspectos referentes a como as capacitâncias se comportam à medida que a relação (LLD/L) é variada, e estudando as transcapacitâncias CGD, CGS e CGB e a capacitância total CGG. É possível observar qual das transcapacitâncias tem maior contribuição para a capacitância total do dispositivo, como ela se comporta a medida que a tensão aplicada a porta cresce, bem como a verificação sobre como ocorre a distribuição de cargas ao longo do canal para algumas polarizações, como valores de VGS abaixo, próximos e acima da tensão de limiar VTH, tanto para um valor de VDS baixo, como um valor elevado, com a presença de um campo elétrico horizontal intenso, podendo assim observar, que a partir de determinado tamanho de dispositivo, o canal gradual perde uma parte de suas características no canal do dispositivo. No trabalho utilizou-se dos aparelhos de medição dispostos no Centro Universitário FEI e um chip com transistores de canal gradual a fim de observar também de maneira prática algumas das características que se desejava estudar. Então, utilizou-se da simulação para mudar as tecnologias e estruturas dos dispositivos estudados, a fim de estudar como cada mudança contribui para as características capacitivas do transistor, e como o canal gradual afetam o dispositivo- Análise dos acoplamentos térmico e capacitivo de transistores FD SOI de camadas finas e memórias resistivas RERAM(2023) Costa, Fernando José daTransistores de camadas ultrafinas e memórias resistivas são alguns dos dispositivos na vanguarda das pesquisas. O comportamento térmico é de suma importância em um sistema eletrônico, e ainda há muitas lacunas a respeito dos efeitos térmicos em transistores de última geração, bem como sobre sua atuação em níveis de integração. Também no campo das memórias emergentes, muitas dúvidas permanecem sobre as propriedades de armazenamento de dados em sistemas compostos por memórias denominadas resistivas. Este trabalho tem como objetivo estudar o acoplamento térmico entre múltiplos transistores, assim como a caracterização elétrica de memórias resistivas por meio de simulações numéricas e medidas elétricas experimentais. O estudo demonstrou que em escalas nanométricas de integração há a ocorrência de acoplamentos térmico e capacitivo entre os transistores o que produz degradações nas principais figuras de mérito dos transistores como a tensão de limiar e a inclinação de sublimiar. Porém, a condutância de saída pode ser influenciada de maneira positiva pelo acoplamento térmico sendo modulada de valores negativos para valores positivos de acordo com a proximidade entre os dispositivos. As estruturas em cascata apresentam características elétricas e térmicas superiores a um transistor único de comprimento de canal equivalente. Os espelhos de corrente apresentam um acoplamento térmico que produz uma redução geral da corrente no dispositivo de entrada à medida que os dispositivos estão localizados próximos um do outro, de maneira que o compartilhamento da temperatura no sistema leva os dispositivos a operarem com maior precisão de espelhamento. A caracterização das memórias resistivas pelas medidas da capacitância da estrutura se mostrou promissora para a visualização dos múltiplos estados resistivos. A memória tratada de maneira a incorporar mais vacâncias de oxigênio em seu material dielétrico se mostrou como uma melhor alternativa para se obter maior distribuição de estados resistivos requeridos para o desenvolvimento de sistemas de computação em memórias multiníveis
- Estudo do uso da geometria de porta do tipo meio-diamante da segunda geração de estilos de leiaute não convencionais para MOSFETS(2023) Silva, G. A.Altos recursos são desprendidos em pesquisas e muitos estudos continuam sendo realizados para reduzir as dimensões dos Transistores de Efeito de Campo Metal-Oxido- Semicondutor (Metal-Oxide-Semiconductor Field Effect Transistors, MOSFETs) a fim de melhorar suas características elétricas. Os estilos de leiaute do tipo Diamante, Octo e Elipsoidal para MOSFETs são exemplos dos inovadores formatos de porta (primeira geração), que foram patenteado no Brasil pelo Centro Universitário FEI, e que são capazes também de potencializar os desempenhos elétricos, principalmente os analógicos desses transistores, sem gerar qualquer custo extra para o atual e estabelecido processo de fabricação de Circuitos integrados (CIs) Metal-Óxido-Semicondutor Complementar (Complementary Metal-Oxide-Semiconductior, CMOS). Buscando melhorar ainda mais o desempenho elétricos dos MOSFETs, esse projeto de pesquisa visa estudar o primeiro elemento dos estilos de leiaute de porta para MOSFETs da segunda geração, isto é o “Meio- Diamante”. Esse estilo de leiaute híbrido tem por objetivo reduzir ainda mais os comprimentos de canais dos MOSFETs em relação aos que foram alcançados pelo estilo de leiaute do tipo Diamante, e portanto são capazes de reduzir ainda mais a área de silício gasta pelos CIs CMOS analógicos. Por exemplo, alguns dos principais resultados encontrados por este projeto de pesquisa mostraram que o MOSFET do tipo Meio-Diamante foi capaz de alcançar um aumento na corrente de dreno de saturação, um aumento na frequência de ganho de tensão unitário e uma redução de resistência de estado ligado de 21%, 28% e 21%, respectivamente, que aquelas encontradas pelo MOSFET do tipo retangular equivalente, considerando-se que os dispositivos apresentam as mesmas áreas de porta, as mesmas larguras de canal e as mesmas condições de polarização. Portanto, segundo os resultados obtidos por este projeto de pesquisa, o estilo de leiaute de porta do tipo Meio-Diamante da segunda geração pode ser considerado uma outra alternativa para também potencializar ainda mais o desempenho elétrico dos MOSFETs, principalmente para aquelas aplicações de CIs CMOS analógicos, sem causar qualquer custo adicional para o processo de fabricação planar que são utilizados atualmente
- Efeitos da operação em altas temperaturas sobre as propriedades elétricas de nanofios transistores MOS de diferentes tecnologias(2023) Prates, Rhaycen RodriguesEste trabalho tem como objetivo comparar as propriedades elétricas de dois tipos de nanofios transistores MOS em temperaturas de operação de 300 K a 580K. Serão comparados os nanofios transistores de modo inversão (IM) e sem junções (juncionless-JNT) de porta tripla, tipo “n”, com diferentes larguras de fin e mesma tecnologia de fabricação. As comparações e análises do comportamento dos dispositivos foram realizadas através da extração de parâmetros elétricos de medidas experimentais, através de simulações numéricas tridimensionais e do estudo dos modelos físicos que descrevem as grandezas fundamentais dos transistores estudados. Com as análises realizadas, foi demonstrado que os nanofios transistores sem junções apresentaram uma variação da tensão de limiar com a temperatura 17%menos do que a dos nanofios transistores de modo inversão com dimensões similares. Os nanofios transistores modo inversão apresentaram razão entre a corrente de sublimiar em 580 K e 300K, 40% menor para o dispositivo mais largo do que os nanofios transistores sem junções, evidenciando uma menor variação da corrente de sublimiar com a temperatura. O inverso da inclinação de sublimiar de ambos os dispositivos se manteve próximo ao valor ideal em todas as temperaturas, o que indica que os nanofios estudados não sofrem de efeitos de canal curto, a mobilidade, a transcondutância máxima e a corrente de condução dos nanofios transistores modo inversão possuem maiores valores do que as dos nanofios, transistores sem junções em todas as temperaturas. Entretanto, a variação destes parâmetros com a temperatura é menor nos nanofios transistores sem junções cuja variação da transcondutância máxima com a temperatura é de 75% menor e a variação da corrente de condução com a temperatura é 77% menor do que a dos nanofios transistores de modo inversão. A principal conclusão obtida é que os transistores de modo inversão possuem melhor desempenho elétrico em temperatura ambiente com corrente de condução e transcondutância máxima aproximadamente 3 vezes maiores e valor de mobilidade de baixo campo aproximadamente 2 duas vezes maior do que os nanofios transistores sem junções para WFIN de 10nm, enquanto os nanofios transistores sem junções apresentam uma maior estabilidade térmica de seus parâmetros elétricos na faixa de temperaturas estudada.
- Caracterização elétrica de transistores mos do tipo nanofio e nanofolha de sílicio empilhado em Temperaturas criogênicas(2023) Rodrigues, Jaime CalçadeNeste trabalho é apresentado um estudo das características elétricas de transistores MOS do tipo nanofio e nanofolha, com variação da temperatura. Na faixa entre 95K e 400K são comparados dispositivos com diversas geometrias, tanto de largura de canal quanto de comprimento de canal Os parâmetros analisados foram tensão de limiar, inclinação de sublimiar, transcondutância máxima, mobilidade de baixo campo elétrico e também parâmetros analógicos, como condutância de saída e ganho de tensão. Antes da apresentação dos resultados, discorre-se sobre a importância da metodologia utilizada no trabalho e os diversos fatores que impactam na qualidade dos dados obtidos, como: garantia de um alto vácuo na câmara em que a amostra está inserida, importância da pasta térmica para garantir a máxima superficie de contato entre amostra e porta-amostra, e, assim, assegurar o maior e melhor acoplamento térmico, o que por sua vez, garante que a amostra mantenha-se em equilibrio térmico durante todo o procedimento de medida. Quanto aos resultados obtidos, observa-se que a tensão de limiar, para um mesmo dispositivo, varia de maneira linear com a temperatura e que para dispositivos mais largos a reducao da tensão de limiar é mais brusca com o aumento da temperatura, em dispositivos com WFin = 10nm, d(VTH/V300)/dT=-0,65 x 10-3 1/K e para WFin=40nm d(VTH/V300)/dT =-0,77 x 10-3 1/K. A inclinação de sublimiar obtida para estes dispositivos se manteve sempre bem próxima do mínimo teórico esperado, definido pela equação ?? = ??????ln 10 (em 300K 60mV/déc), o que indica um fator de corpo próximo a unidade, independentemente da geometria do dispositivo. A mobilidade dos portadores aumenta com o descréscimo da temperatura e essa variação também é acentuada em dispositivos mais largos, para WFin = 10nm, d(µn/µn,300K)/dT=-1,71 x 10-3 1/K e para WFin=40nm d(µn/µn,300K)/dT =-2,2 10-3 1/K. Como em disposivos mais largos a condução lateral, que ocorre no plano 110, tem menos influência na corrente total do que em dispositivos estreitos, essas variações se tornam mais evidentes, já que a condução na faixa central que ocorre no plano 100, tem maior participação relativa na condução total. Quanto aos parâmetros analógicos nota-se uma fraca dependência de AV com a temperatura, com variação de até 2,5dB ao longo da faixa de temperatura estudada, entre 95K e 400K. No trabalho também é utilizado um modelo analitico que estima a tensão de limiar para diversos transistores tridimensionais que ajudou na compreensão e analise dos dados
- Aplicação de transistores SOI sem junções em espelhos de corrente de diferentes arquiteturas(2023) Shibutani, André BalbinoO transistor sem junções (JNT) é um transistor de efeito de campo com características de ultrabaixa potência, que apresenta características elétricas promissoras em comparação com os SOI MOSFETs modo inversão, além de um processo de fabricação mais simples. Na perspectiva analógica, o transistor apresenta uma baixa condutância de saída, um alto ganho de tensão de malha aberta em baixas frequências, uma inclinação de sublimiar próxima ao ideal e um baixo DIBL (Drain Induced Barrier Lowering). Complementarmente, o transistor dessa pesquisa usa a tecnologia de silício-sobre-isolante (SOI – Silicon-On-Insulator) juntamente com a tecnologia de porta tripla, ambas melhorando o acoplamento capacitivo e o controle das cargas do canal. Apesar das vantagens do JNT mencionadas sugerirem uma fácil implementação em circuitos integrados, o transistor tem uma peculiaridade que consiste na dependência da tensão de limiar com as dimensões do dispositivo e com a concentração de dopantes da região ativa. Assim, em face dessas dificuldades, o trabalho avalia a configuração do espelho de corrente de fonte comum constituído por transistores MOS (Metal-Oxide-Semiconductor) sem junções de efeito de campo compostos por arranjos simétricos com diferentes concentrações de dopantes. Ademais, com o intuito de entender o comportamento como fonte de corrente, uma corrente normalizada fixa de 1µA é aplicada a entrada dos espelhos de corrente desse trabalho enquanto a corrente de saída é variada de 0 a 3V. Entre as simulações numéricas 3D realizadas, cujos transistores foram calibrados a partir de medidas experimentais, o erro de precisão de espelhamento dos espelhos de corrente simétricos indica um melhor desempenho de transistores de menores dimensões (Para ND = 5 x 1018 cm-3, Wfin = 10 nm e tensões de saída maiores que 0,4 V, o máximo erro de precisão de espelhamento é de 14,01%, 0,15% e 0,15% para os espelhos de corrente fonte comum, Wilson e Cascode, respectivamente). Por outro lado, os resultados sugerem que, para configurações assimétricas, os transistores sem junções podem apresentar precisões de espelhamento similares a MOSFETs modo inversão, dependendo da concentração de dopantes da região ativa. Adicionalmente, as configurações Cascode e Wilson também são estudadas com o enfoque de melhorar o desempenho dos espelhos de corrente de fonte comum. Com esse intuito, os níveis de condutância e transcondutância são analisados para cada configuração, uma vez que ambas as figuras de mérito, no geral, são menores que as encontradas em SOI MOSFETs modo inversão, o que resulta em resistências de pequenos sinais diferenciadas para os espelhos de corrente de configurações fonte comum, Wilson e Cascode