Teses e Dissertações
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- TeseEstudo comparativo de transistores SOI planares de alto desempenho analógico(2022) Alves, C. R.Devido às vantagens que transistores SOI (Silicon-On-Insulator) MOSFETs apresentam em relação aos dispositivos MOS convencionais implementados em lâminas de silício, o interesse por seu uso em circuitos integrados vem crescendo na indústria de semicondutores. Buscando sempre uma melhora dos parâmetros elétricos e analógicos o estudo dessa estrutura é algo essencial para melhorar eventuais desvantagens da estrutura, como a baixa tensão de ruptura. Com este intuito algumas estruturas de alto desempenho foram propostas, tais como os transistores SOI de canal gradual (GC – Graded-Channel) e a associação série de transistores assimétrica de transistores SOI (A-SC – Asymmetric Self-Cascode), que é composta por dois transistores com tensões de limiar distintas associados em série com as portas curto-circuitadas. Este trabalho tem como objetivo o estudo comparativo de parâmetros analógicos e das capacitâncias dessas duas estruturas de dispositivos. São apresentados parâmetros de pequenos sinais e ganho de tensão de malha aberta, bem como as trascapacitâncias, que afetam diretamente o fator de tempo dos circuitos em aplicações analógicas, mas cujo comportamento foi pouco estudado na literatura. Essa análise será feita através de simulações numéricas bidimensionais e medidas experimentais em transistores fabricados. Para isso serão utilizadas as curvas de corrente e de capacitância em função da tensão de porta para dispositivos GC SOI MOSFETs e A-SC SOI MOSFETs com variações no comprimento de canal efetivo
- TeseOtimização de projetos de circuitos integrados cmos analógicos utilizando-se o imtgspice, otas cascateados e mosfets do tipo diamante(2022) Banin Júnior, J. R.O projeto de circuitos integrados (CIs) Metal-Óxido-Semicondutor Complementar (Complementary Metal-Oxide-Semiconductor, CMOS) analógicos robustos é um processo muito complexo e demorado, pois envolve muitas variáveis de entrada e muitas variáveis de saída (especificações) que devem ser atendidas todas ao mesmo tempo. Ou seja, trata-se de um sistema complexo de otimização, que pode ser resolvido de uma maneira mais ágil por meio do uso de técnicas heurísticas de inteligência artificial (IA). Dentro deste contexto, a motivação deste projeto de pesquisa é desenvolver uma metodologia para projetar e otimizar CIs CMOS analógicos robustos com os MOSFETs do tipo Diamante de forma automática. Isso foi realizado por meio do desenvolvimento de um modelo analítico que leva em conta os efeitos intrínsecos a sua estrutura: Efeito de Canto Longitudinal (Longitudinal Corner Effect, LCE) e Efeito das Conexões Paralelas dos MOSFETs com Comprimentos de Canal Diferentes (Parallel Connections of MOSFETs with Different Channel Lenghts Effect, PAMDLE), para que seja possível a realização de simulações SPICE com esses dispositivos. Esses efeitos são capazes de potencializar sua corrente de dreno em relação a de um MOSFET com geometria de porta retangular de mesma área de porta e mesmas condições de polarização. Esse modelo analítico foi incorporado à ferramenta computacional de projeto e otimização de CIs CMOS analógicos e de radiofrequência, que integra metodologias heurísticas de IA à inteligência humana (IH), por meio da expertise do projetista. Além disso, foi desenvolvida uma metodologia para transformar MOSFETs do tipo retangular em MOSFETs do tipo Diamante, levando-se em conta que eles apresentam as mesmas correntes de dreno e respeitando-se todas as regras de leiaute pertinentes a um processo de fabricação de CIs CMOS. Para validar o modelo analítico SPICE do MOSFET do tipo Diamante e a metodologia desenvolvido para a transformação de MOSFETs convencionais (Conventional MOSFETs, CMs) em transistores do tipo Diamante (Diamond MOSFETs, DMs), dois projetos de amplificadores operacionais de transcondutância (Operational Transconductance Amplifiers, OTAs) foram realizados, sendo o primeiro um OTA de um único estágio e uma única saída (Single Ended- Single Stage, SESS) e o segundo um OTA Miller. Os resultados mostraram que a metodologia proposta pode ser considerada uma alternativa para o desenvolvimento de CIs CMOS robustos com o uso de MOSFETs do tipo Diamante, com um erro máximo entre os OTAs SESS e Miller implementados com CMs e os OTAs SESS e Miller implementados com DMs, de até 3% para todas as figuras de mérito avaliadas [ganho de tensão em malha aberta (AV0), tensão de saída (VOUT), margem de fase (MF), frequência de ganho de tensão unitário (fT) e potência dissipada (PTOT)]. Por exemplo, a utilização da metodologia reduz significativamente a área de porta (AG) total em até 43% para o OTA Miller implementado com DMs (ângulo a igual a 45º) em comparação ao OTA Miller implementado com CMs. Um segundo estudo também foi realizado para mostrar que o projeto de amplificadores em cascata feitos com amplificadores previamente otimizados apresenta uma menor performance elétrica e podem limitar suas aplicações do que aqueles implementados sem que estejam otimizados anteriormente. Os resultados mostram que o desempenho elétrico com essa abordagem é aumentado em 2,2% para AV0 e 22,7% para a frequência de corte (fC) em comparação ao desempenho elétrico de amplificadores em cascata que são implementados com blocos previamente otimizados. Além disso, a aplicação da segunda metodologia pode reduzir AG em 44,6% em relação àquele observado utilizando-se a metodologia tradicional. Além disso, o amplificador avaliado com a segunda metodologia proposta é capaz de operar em uma faixa de temperatura muito maior (entre -40oC e 125oC) enquanto que o amplificador avaliado com metodologia tradicional opera entre 0oC e 36oC. Portanto, pode-se concluir que as duas metodologias aqui apresentadas podem ser consideradas uma alternativa para apoiar os projetistas de CIs CMOS analógicos para melhorar o desempenho elétrico e a robustez, reduzir os tempos de desenvolvimento de projeto e de otimização e a área total de porta dos amplificadores
- TeseEfeitos da aplicação de técnicas de aprimoramento de desempenho em transistores SOI CMOS de tecnologias totalmente depletadas promissoras(2022) Bergamaschi, F. E.Este trabalho avalia a influência do uso de duas técnicas para aprimoramento do desempenho de transistores, a polarização do substrato e a operação em temperaturas criogênicas, no comportamento elétrico de dispositivos fabricados em tecnologias consideradas promissoras, pela comunidade científica e pela indústria, para futuros nós tecnológicos: os nanofios transistores MOS e os transistores SOI planares com tecnologia de 28nm. Nos nanofios é realizado o estudo dos efeitos da polarização do substrato no transporte de cargas, enquanto nos transistores SOI planares é realizada a análise do autoaquecimento em temperaturas criogênicas. Os resultados são obtidos através de medidas experimentais e simulações numéricas tridimensionais. A variação da mobilidade dos portadores com o aumento da polarização de substrato é analisada para nanofios transistores MOS com comprimentos de canal e larguras de fin variadas, através dos métodos de extração da mobilidade Y-Function e Split-CV para uma ampla faixa de tensões do substrato, chegando a 100V. É verificada uma mudança de tendência da curva de mobilidade para valores elevados de polarização, fazendo com que, em alguns casos, o aumento da mobilidade se transforme em degradação. Para compreender o comportamento não monotônico da mobilidade com aumento da tensão de substrato, é utilizado um método de obtenção da mobilidade no canal criado entre o silício e o óxido enterrado quando o substrato é polarizado. Além de validar as análises e hipóteses sugeridas pelos resultados experimentais, a simulação também é usada para verificar, através de cortes na estrutura, a distribuição de cargas em diferentes condições de polarização. O canal criado próximo ao óxido enterrado apresenta mobilidade superior à do canal principal, resultando em aumento da mobilidade com a elevação da tensão do substrato. Porém, em alguns casos o campo elétrico elevado aumenta o efeito dos fenômenos de espalhamento a ponto de causar degradação da mobilidade. Simulações mostram a diminuição desse efeito com a redução do comprimento de canal. O estudo do autoaquecimento inclui transistores SOI planares nMOS e pMOS com variações no comprimento e largura de canal, na espessura do óxido de porta e no número de transistores em paralelo. O autoaquecimento é extraído experimentalmente através do método de termometria de porta, com variação da temperatura do ambiente de 300K até 4,2K. A polarização do substrato não aumenta a resistência térmica do transistor, portanto não há piora no autoaquecimento, mas devido ao aumento da potência dissipada, a temperatura do dispositivo atinge maiores valores. Já a redução do comprimento de canal resulta em aumento da resistência térmica, indicando maior autoaquecimento. O acoplamento térmico entre transistores próximos causa aumento no autoaquecimento, mas a presença de isolação entre os dispositivos não modifica esse efeito. A operação em temperaturas criogênicas faz com que o aumento de temperatura em função da potência dissipada não seja linear, divergindo da operação acima de 100K. Acima de 75K, a resistência térmica é proporcional à resistência térmica do SiO2, devido à dissipação de calor majoritariamente pelo óxido enterrado. Porém, abaixo de 75K, a resistência térmica apresenta tendência similar à resistência térmica do silício, sendo um comportamento ainda pouco compreendido pela comunidade científica
- DissertaçãoEstudo de células fotovoltaicas (solares) utilizando como elemento construtivo mosfet com geometria de porta não convencional(2022) Sangar, Matheus de MouraSegundo estudo realizado pela International Energy Agency (IEA), o uso de energia solar poderá chegar a 30% em 2022 em países com maior capacidade instalada de geração, como a China, Alemanha, Japão e EUA. No Brasil, também é crescente o volume de investimentos no ramo da energia solar. Em junho de 2021, foram anunciados investimentos privados, que somados geram um total de 4,17 bilhões de reais no estado da Paraíba para a construção de uma fábrica de módulos fotovoltaicos e um complexo solar com capacidade de 1,6GW de capacidade instalada. Tendo em vista o grande espaço que a energia solar está tomando no cenário mundial, grandes têm sido os esforços acadêmicos e das empresas relacionadas a fim de melhorar o desempenho de uma célula solar. Neste estudo, serão utilizadas simulações numéricas tridimensionais a fim de obter as figuras de mérito, como rendimento e fator de forma, de células solares utilizando como elemento construtivo dois tipos de MOSFETs, sendo um com geometria de porta convencional (retangular) e outro com formato de porta não convencional, mais especificamente do tipo Fish, com o intuito de analisar novas propostas de células básicas construtivas para a implementação de células solares, em busca de se obter um melhor desempenho elétrico quando comparado àquele das células solares convencionais. Simulações numéricas tridimensionais foram realizadas com dois tipos de elementos básicos para a implementação de células solares, sendo que um deles é o MOSFET, canal N, do tipo depleção e com geometria de porta retangular convencional e o outro é semelhante a esse, porém com formato de porta do tipo Fish. Os principais resultados alcançados mostraram que o MOSFET, canal N, do tipo depleção com formato de porta do tipo Fish apresentou um rendimento de aproximadamente 54% (em porcentagem) maior do que aquele apresentado pela célula solar implementada com o MOSFET, canal N, do tipo depleção e com geometria de porta retangular convencional, considerando as diversas condições de polarização externa consideradas por esse estudo. Além disso, os Fatores de Forma de ambos os elementos básicos formados por esses tipos de MOSFETs apresentaram praticamente os mesmos valores (variação máxima de 1,66%, sendo que o com o formato de porta do tipo Fish alcançou o maior valor de Fator de Forma). Dessa forma, podemos concluir que o MOSFET, canal N, do tipo depleção, com formato de porta do tipo Fish pode ser considerado como alternativa construtiva para aumentar o desempenho elétrico das células solares baseadas em transistores de efeito de campo
- DissertaçãoAplicação do método SPLIT-CV para obtenção da mobilidade em nanofios transistores MOS(2022) Ccoto, Coco UrbanoEste trabalho tem por objetivo analisar a mobilidade dos nanofios transistores MOS, com diferentes larguras de aleta de Si que foi extraído usando a técnica de SPLIT-CV. Para realização deste trabalho de dissertação, foram utilizadas medidas experimentais de nanofios transistores MOS de porta tripla, fabricados em tecnologia de SOI (Silicon-On-Insulator). Na introdução teórica foram explicados os fatores que influenciam a mobilidade total dos portadores como: tensão de substrato e largura da aleta. Foi comprovado, através dos resultados das extrações, uma melhora significativa na mobilidade, por exemplo para o dispositivo de 12nm, com aplicação da tensão de substrato de 20V, obteve uma melhoria da de aproximadamente 12%, e para o transistor de 82nm obteve uma melhora de 30%. Outro ganho importante a ser mencionado, foi da mobilidade total entre o transistor de 12nm e de 82nm , de aproximadamente 24%, para tensão de substrato de 0V. Com polarização do substrato de 20V foi de aproximadamente 39%. Considerando o fator da influência da largura de aleta, os transistores obtiveram um ganho médio de 19% a cada variação da largura de aleta. Isso comprova claramente que ao combinar a variação da tensão de substrato com a variação da largura de aleta, é possível atingir melhores valores de mobilidade, onde o deslocamento do centroide do canal, que é uma região do canal, onde os portadores atingem maiores velocidades, e são menos influenciados por mecanismos de espalhamento, como rugosidade da superfície µSi, que degradam a mobilidade. Este último fator, está fortemente relacionado com a orientação cristalográfica das portas do canal, que foi explicado em uma seção dedicada ao estudo e extração das mobilidades nas regiões do canal, chamadas de front channel, que é uma região composta entre o óxido de porta e o semicondutor; e a região do back-channel, região inferior do canal composta entre o óxido enterrado e o semicondutor, que é controlada pela tensão de substrato. Para extração da mobilidade, sem tensão de substrato, na região do front channel, no plano superior e laterais dos transistores, foi usado a técnica de separação por corrente de superfície, juntamente com as equações de SPLIT-CV. Os resultados obtidos, demonstraram o ganho da mobilidade, entre o primeiro nanofio de 12nm e o último de 82nm, de 10% no plano superior, comprovando que a mobilidade de elétrons é maior no plano superior que nas laterais para todas as amostras. Para confirmar os resultados obtidos, as somatórias das mobilidades foram comparadas com os valores da mobilidade efetiva total, gerando uma efetividade do método de 88%, indicando que a técnica de extração condiz com a teoria da mobilidade dos portadores. Adicionalmente, ao aplicar uma polarização de substrato de 20V, foi possível observar uma região inversão na estrutura dos nanofios na região do back-channel, atuando como uma quarta porta em volta do canal. O método de extração anteriormente mencionado, não gerou resultados confiáveis. A fim de obter a mobilidade na região controlada pela porta do substrato, foi usado um método, extraído da literatura, que também aplica o uso das equações do SPLIT-CV. Comprovando que a mobilidade na região de back-channel é maior para todas as amostras os nanofios, em comparação a mobilidade total, isso indica que a condução começa primeiro na região do back channel e a partir de um valor de tensão de porta, as cargas na região do back-channel perdem representatividade na mobilidade total, reduzindo seu valor devido a mecanismos de espalhamento como rugosidade de superfície que degrada a mobilidade. Em contrapartida, a porta superior do front channel começa a ter maior controle eletrostático das cargas e a mobilidade total passa a ser uma combinação das mobilidades nas regiões do back-channel e front channel. Para avaliar os resultados, os mesmos processos de extração foram aplicados para simulações numéricas feitas no computador onde foi possível validar o comportamento das cargas nos transistores, onde método de separação por corrente de superfície obteve uma efetividade de 97%