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Title: Modelos analíticos para efeitos de canal curto em transistores de porta dupla simétricos e assimétricos
Authors: Nascimento, A. S.
Advisor: Giacomini, R.
Issue Date: 2016
Abstract: A tecnologia Silício-sobre-Isolante (Silicon-on-Insulator - SOI) tem evoluído e oferecido novas arquiteturas para os dispositivos. Dentre os novos dispositivos, o FinFET e o UTBB estão entre os poucos que permitem o escalamento para tecnologias abaixo de 10 nm, quando se trata de maior imunidade aos efeitos de canal curto. Uma ferramenta importante para auxiliar o entendimento dos dispositivos e facilitar a predição de novas tecnologias são os modelos analíticos, que descrevem o comportamento de alguma característica ou efeito presente nos transistores. Neste trabalho, foram estudados e propostos modelos analíticos de resistência parasitária e corrente de dreno em FinFETs e de DIBL (Drain Induced Barrier Lowering – Diminuição da Barreira de potencial Induzida pelo Dreno) em UTBBs. Esses são efeitos parasitários importantes nesses dispositivos que são utilizados como critérios para dizer se uma tecnologia tem ou não uma boa imunidade aos efeitos de canal curto. Em FinFETs, é feita a avaliação dos modelos já existentes para a resistência parasitária, além do estudo e proposta de evolução do modelo de corrente de dreno SDDGM, proposto por Cerdeira et al em 2008, acrescentando a ele a resistência parasitária modelada fisicamente, que antes fazia parte do modelo apenas como um parâmetro de ajuste. A análise dos três modelos de resistência parasitária presentes na literatura mostrou que o modelo de Pereira e Giacomini é o mais adequado, apresentando erros percentuais abaixo de 10% para diferentes características de fonte e dreno, quando comparado aos resultados de simulações numéricas tridimensionais e de dados experimentais de resistência parasitária. Também foi feita a integração do modelo de corrente com o modelo da resistência parasitária, com base na degradação das tensões efetivas aplicadas à porta e ao dreno do dispositivo, permitindo assim a substituição de um parâmetro de ajuste pela resistência parasitária calculada fisicamente através do modelo proposto por Pereira e Giacomini. Essa alteração não acrescenta nenhum parâmetro de ajuste adicional ao modelo de corrente de dreno. O modelo completo de corrente proposto foi avaliado através de simulações numéricas tridimensionais e apresentou boa concordância, reproduzindo muito bem as curvas de corrente de dreno para caracteristícas e polarizações diversas. Em UTBBs, o comportamento do DIBL é investigado em detalhes para temperaturas até 150ºC. A análise é baseada em dados experimentais, simulações numéricas de dispositivos e modelos publicados na literatura. As medidas revelaram aumento do DIBL com o aumento da temperatura. Simulações de dispositivos realizadas para diferentes estruturas de camada fina (totalmente depletadas) mostraram a generalidade desse comportamento. Três modelos analíticos disponíveis na literatura para o cálculo do DIBL: modelo VDT, modelo de Arshad et al e modelo de Fasarakis et al foram avaliados quando aplicados para diferentes temperaturas. Embora o modelo de Fasarakis tenha apresentado os valores mais próximos aos experimentais, a dependência do DIBL com a temperatura foi superestimada para dispositivos com canal mais curto e subestimada para dispositivos com canal mais longo. Foi proposta neste trabalho uma forma de adequar o modelo de Fasarakis et al, através da inclusão da carga de inversão e da posição do canal dependente da temperatura, com o intuito de reproduzir corretamente a variação do DIBL com a temperatura para comprimentos de canal diferentes. Os resultados obtidos mostraram uma boa concordância com os dados experimentais e um significativo ganho de precisão em relação aos modelos da literatura, principalmente para comprimentos de canal na faixa de aplicações de tensão ultra baixa digital e com bom desempenho analógico para a tecnologia estudada.
The Silicon-on-Insulator technology (SOI) has evolved and offered new architectures for devices. Among the new devices, FinFET and UTBB are in the few that allow the scaling for technologic nodes beyond 10 nm regarding short channel effects’ immunity. An important tool to help the understanding of devices and ease the prediction of new technologies are the analytical models, which describe the behavior of some characteristic or effect in transistors. In this work, analytical models of parasitic resistance and drain current in FinFETs and DIBL (Drain Induced Barrier Lowering) in UTBBs were studied and proposed. These are parasitic effects important in such devices, as they are used as criterion to know if a technology has or not a good immunity to short channel effects. In FinFETs, is performed the evaluation of existing models for the parasitic resistance, beyond the study and the proposed developments for the drain current SDDGM model, proposed by Cerdeira et al in 2008, including the parasitic resistance effect, which has been physically modeled, formerly part of the model as a fitting parameter. The analysis of three models of parasitic resistance in the literature showed that the model of Pereira and Giacomini is the most adequate, showing percentage errors below 10% for different characteristics of source and drain when compared to the results of three-dimensional numerical simulations and experimental data of parasitic resistance. Also, it is made the integration between the current model and the model of the parasitic resistance based on the degradation of the effective gate and drain voltages. In addition, it allows the replacement of a fitting parameter by the physically parasitic resistance calculated through the model proposed by Pereira and Giacomini. This change does not add any fitting parameters to the drain current model. The complete proposed current model was evaluated by threedimensional numerical simulations and presented good agreement, reproducing very well the drain current curves for different features and bias conditions. In UTBBs, the DIBL behavior is investigated in details in the temperature range up to 150ºC. The analysis is based on experimental data, physical device simulation and previously published models. Experiments reveal DIBL increase with temperature. Physical device simulations of different thin-film fully-depleted devices outline the generality of such behavior. Three analytic models available in the literature for DIBL calculation: VDT model, Arshad et al model and Fasarakis et al model are assessed when applied to different temperatures. Although being the closest to experiments, Fasarakis’ model overestimates DIBL(T) dependence for shortest devices and underestimates it for upsized gate lengths. A way to upgrade the Fasarakis et al model is proposed in this work, by including the inversion charge and channel position dependence on temperature in order to correctly reproduce/predict DIBL variation with temperature for devices with different lengths. The obtained results show very good agreement with experimental data and significant gain of precision in comparison with literature models results, mainly for channel lengths in the range used for low leakage ULV digital and good performance analog applications for this technology.
Keywords: Transistores
Modelo analítico
Resistência parasitária
Publisher: Centro Universitário FEI, São Bernardo do Campo
metadata.dc.identifier.doi: https://doi.org/10.31414/EE.2016.T.128429
URI: https://repositorio.fei.edu.br/handle/FEI/270
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