Please use this identifier to cite or link to this item: https://repositorio.fei.edu.br/handle/FEI/465
Title: Modelagem de nanofios transistores MOS sem junções de porta dupla e tripla
Authors: Paz, B. C.
Advisor: Pavanello, M. A.
Issue Date: 2015
Abstract: Este trabalho tem por objetivo o desenvolvimento de um modelo contínuo em todas as regiões de operação, para descrever a corrente elétrica de transistores MOS sem junções de canal curto. Para desenvolver este modelo, é realizado um estudo de transistores MOS sem junções com foco especial para dispositivos de canal curto. É feita uma análise dos resultados provenientes de simulações numéricas tridimensionais, as quais são utilizadas também para validar o modelo proposto. Para a modelagem, são utilizados os resultados de um modelo contínuo, baseado em cargas, para transistores MOS sem junções de porta dupla e com canal longo, proposto por pesquisadores do CINESTAV, México. Deste modo, o objetivo é a inclusão dos efeitos de canal curto no modelo existente, de forma a torná-lo funcional para descrever as características dos transistores com comprimentos de cabal curto. Para isso, o modelo de canal longo é modificado, acrescentando-se a variação potencial interno da estrutura, a influência dos campos elétricos vertical e lateral na mobilidade dos portadores, o encurtamento do comprimento do canal efetivo em regime de saturação, a redução da tensão de saturação de dreno e, por fim, a influência da resistência série. Os resultados mostram uma boa concordância entre a simulação e o modelo. Os erros médios da corrente elétrica, transcondutância, tensão de limiar, inclinação de sublimiar e DIBL não ultrapassam 10%, comparando o modelo final de porta dupla com mas simulações numéricas tridimensionais para transistores sem junções com comprimento de canal de até 30nm. Posteriormente, são incluídas correções na eletrostática do modelo, para que este possa descrever transistores sem junções de porta tripla. A validação do modelo evoluído para transistores sem junções de porta tripla e canal curto é realizada para simulações numéricas tridimensionais com uma extensa gama de valores de altura de aleta de silício e também para diversos resultados provenientes de medidas experimentais. O modelo é comparado com medidas experimentais de transistores com comprimento de canal até 15nm, o qual apresenta uma degradação de tensão limiar de 120mV, inclinação de sublimiar igual a 89,6mV/dec e DIBL de 127mV/V. Através de uma análise dos resultados obtidos de simulações numéricas tridimensionais dos transistores sem junções de porta dupla e tripla, é possível avaliar o comportamento dos transistores de canal curto com relação à variação de algumas de suas características físicas, como a largura do canal, a concentração de dopantes e o comprimento das regiões de fonte e dreno. Adicionalmente, estudando a influência da redução do comprimento do canal dos transistores MOS sem junções, é possível quantificar a ocorrência dos efeitos de canal curto, analisando a degradação de alguns parâmetros elétricos importantes, como a redução da tensão limiar, aumento da inclinação de sublimiar e do DIBL. Para o caso dos transistores sem junções de porta dupla estudados, verifica-se uma variação máxima de 26mV de tensão de limiar, 73,5mV/V de DIBL e de 10,8mV/dec de inclinação de sublimiar entre os transistores de comprimento de canal mais longo e mais curto, 1000nm e 30nm, respectivamente.
This work aims to propose a model that is continuous in all operation regions, which describes the electric current of short channel junctionless MOS transistors. To prepare this model, a study of junctionless MOS transistors is performed, focusing on short channel devices. An analysis of results is done from tridimensional numerical simulations, which is used to validate the proposed model as well. To model preparation, it is used the results of a continuous charge-based model, designed for long channel double-gate junctionless MOS transistors, proposed by researchers from CINVESTAV, Mexico. Therefore, the goal is to include the short channel effects in the preexisting long channel transistor model, so, it becomes accurate for short channel devices. Thereby, the long channel model is modified to consider the intrinsic potential changing of the structure, the lateral and vertical electric field influence on carriers’ mobility, the effective channel length shortening in saturation regime, the drain saturation voltage decrease and, finally, the series resistance influence. The results show a good agreement between the modeled curves and simulations. The mean errors are lower than 10%, considering the current, transconductance, threshold voltage, subthreshold slope and DIBL, comparing the final model for double-gate junctionless and the numerical simulations. Short channel double gate model is validated through tridimensional numerical simulations for junctionless transistor as short as 30nm. Then, the model is evolved to describe triple-gate junctionless transistors through implemented corrections concerning electrostatics. Model validation for short channel triple gate junctionless devices is performed for numerical simulations with different values of fin height and also results from experimental measurements. Triple gate junctionless model is compared to experimental device with channel length down to 15nm, which presents threshold voltage degradation of 120mV, subthreshold slope of 89.6mV/dec and DIBL of 127mV/V. Analyzing the results obtained through tridimensional numerical simulations, the short channel devices behavior is evaluated according to the variation of some physical characteristics, such as channel width, doping concentration and source and drain extensions. Moreover, by studying the reduction of the junctionless transistors channel length, the short channel effects occurrence is quantified, analyzing the degradation of some important electrical parameters, such as the reduction of the threshold voltage, the increase of the subthreshold slope and DIBL. For the double-gate junctionless studied in this work, it is noted a maximum variation of 26mV for the threshold voltage, 73.5mV/V for the DIBL and 10.8mV/dec for the subthreshold slope between the longest and the shortest channel length transistors, 1000nm e 30nm, respectively.
Keywords: Transistores
Publisher: Centro Universitário da FEI, São Bernardo do Campo
URI: https://repositorio.fei.edu.br/handle/FEI/465
Appears in Collections:Teses e Dissertações

Files in This Item:
File Description SizeFormat 
fulltext.pdf2.58 MBAdobe PDFThumbnail
View/Open


Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.