Teses e Dissertações
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Tese Estudo do comportamento de diodos pin implementados em tecnologia SOIde camada ultrafina (UTBB) operando como fotodetectores(2024) Silva, Fernando Oliveira daA redação desta pesquisa científica visa aprofundar resultados e conhecimentos sobre o funcionamento de diodos de junção com inserção intermediária de região intrínseca, diodos PIN, implementados em tecnologia UTBB como fotodetectores. A princípio utilizou-se dados de pesquisas elaboradas anteriormente de diodos PIN implementadas em substratos SOI como referência para a simulação do processo de fabricação dos dispositivos e a validação das curvas simuladas. Primeiramente, foram realizadas simulações numéricas da corrente catódica normalizada pela largura do dispositivo (ID/W) em função da tensão catódica (VD), considerando dispositivos sem porta com comprimento intrínseco (Li) de 8 µm, e espessura da camada de silício (TSi) de 20 nm. Demonstrou-se que camadas de silício extremamente finas podem ser aplicadas para a fotodetecção de parte do espectro de luz ultravioleta UVA (comprimentos de onda da ordem de 350 nm), uma vez que os pequenos comprimentos de onda são absorvidos próximo à superfície do dispositivo. Foi observado também que ao variar a polarização do substrato (Vsub), a corrente fotogerada é mais elevada, cerca de 2,75 x 10-11 A, no intervalo de Vsub entre -1 V e 0,7 V, apresentando uma queda para valores fora do intervalo devido à inversão ou acumulação da região intrínseca. Finalmente, foi possível observar que a corrente fotogerada máxima, da ordem de 2,8 x 10-11 A é atingida para diferentes intervalos de Vsub quando são implementados Ground Planes do tipo P e N num dispositivo com uma espessura de silício de 20 nm, o que está relacionado à depleção induzida na região ativa devido à presença de carga positiva ou negativa abaixo do óxido enterrado- Modelo de vetorização de torque aplicado a veículos de competição de alto desempenho(2023) Serralvo Neto, R.Diante de um cenário com constante modificações tecnológicas envolvendo automóveis e veículos automotores em geral, como automóveis de passeio, transporte de carga, veículos de competição dentre outros, grandes desenvolvimentos nos sistemas de propulsão estão sendo impulsionados devido à eletrificação, evolução esta que não havia sido vista nos últimos 100 anos. Nesta linha de plena ascensão dos veículos com propulsão elétrica, diversas tecnologias vêm sendo desenvolvidas, dentre elas a vetorização de torque. Essa técnica consiste em utilizar 4 motores implantados em cada uma das 4 rodas do veículo e fazer esses motores trabalharem de maneira independente. Este estudo visa explorar os métodos de projeto, simulação, teste e modelagem, visando implementar a vetorização de torque. Pretende desenvolver adicionalmente um protótipo de alto desempenho: um veículo de competição do tipo Fórmula SAE, em que o principal objetivo é a performance com o menor consumo de energia. Para o auxílio no desenvolvimento da vetorização de torque, foi incluído um modelamento matemático para prever o desempenho do veículo com tração nas 4 rodas independentes e para poder aprimorá-lo. O objetivo final desse trabalho é entregar um conjunto de métodos, procedimentos e tecnologias, condensadas em uma plataforma de pesquisa que pode ser utilizada para outras aplicações no âmbito universitário
- Análise dos acoplamentos térmico e capacitivo de transistores FD SOI de camadas finas e memórias resistivas RERAM(2023) Costa, Fernando José daTransistores de camadas ultrafinas e memórias resistivas são alguns dos dispositivos na vanguarda das pesquisas. O comportamento térmico é de suma importância em um sistema eletrônico, e ainda há muitas lacunas a respeito dos efeitos térmicos em transistores de última geração, bem como sobre sua atuação em níveis de integração. Também no campo das memórias emergentes, muitas dúvidas permanecem sobre as propriedades de armazenamento de dados em sistemas compostos por memórias denominadas resistivas. Este trabalho tem como objetivo estudar o acoplamento térmico entre múltiplos transistores, assim como a caracterização elétrica de memórias resistivas por meio de simulações numéricas e medidas elétricas experimentais. O estudo demonstrou que em escalas nanométricas de integração há a ocorrência de acoplamentos térmico e capacitivo entre os transistores o que produz degradações nas principais figuras de mérito dos transistores como a tensão de limiar e a inclinação de sublimiar. Porém, a condutância de saída pode ser influenciada de maneira positiva pelo acoplamento térmico sendo modulada de valores negativos para valores positivos de acordo com a proximidade entre os dispositivos. As estruturas em cascata apresentam características elétricas e térmicas superiores a um transistor único de comprimento de canal equivalente. Os espelhos de corrente apresentam um acoplamento térmico que produz uma redução geral da corrente no dispositivo de entrada à medida que os dispositivos estão localizados próximos um do outro, de maneira que o compartilhamento da temperatura no sistema leva os dispositivos a operarem com maior precisão de espelhamento. A caracterização das memórias resistivas pelas medidas da capacitância da estrutura se mostrou promissora para a visualização dos múltiplos estados resistivos. A memória tratada de maneira a incorporar mais vacâncias de oxigênio em seu material dielétrico se mostrou como uma melhor alternativa para se obter maior distribuição de estados resistivos requeridos para o desenvolvimento de sistemas de computação em memórias multiníveis
- Estudo do uso da geometria de porta do tipo meio-diamante da segunda geração de estilos de leiaute não convencionais para MOSFETS(2023) Silva, G. A.Altos recursos são desprendidos em pesquisas e muitos estudos continuam sendo realizados para reduzir as dimensões dos Transistores de Efeito de Campo Metal-Oxido- Semicondutor (Metal-Oxide-Semiconductor Field Effect Transistors, MOSFETs) a fim de melhorar suas características elétricas. Os estilos de leiaute do tipo Diamante, Octo e Elipsoidal para MOSFETs são exemplos dos inovadores formatos de porta (primeira geração), que foram patenteado no Brasil pelo Centro Universitário FEI, e que são capazes também de potencializar os desempenhos elétricos, principalmente os analógicos desses transistores, sem gerar qualquer custo extra para o atual e estabelecido processo de fabricação de Circuitos integrados (CIs) Metal-Óxido-Semicondutor Complementar (Complementary Metal-Oxide-Semiconductior, CMOS). Buscando melhorar ainda mais o desempenho elétricos dos MOSFETs, esse projeto de pesquisa visa estudar o primeiro elemento dos estilos de leiaute de porta para MOSFETs da segunda geração, isto é o “Meio- Diamante”. Esse estilo de leiaute híbrido tem por objetivo reduzir ainda mais os comprimentos de canais dos MOSFETs em relação aos que foram alcançados pelo estilo de leiaute do tipo Diamante, e portanto são capazes de reduzir ainda mais a área de silício gasta pelos CIs CMOS analógicos. Por exemplo, alguns dos principais resultados encontrados por este projeto de pesquisa mostraram que o MOSFET do tipo Meio-Diamante foi capaz de alcançar um aumento na corrente de dreno de saturação, um aumento na frequência de ganho de tensão unitário e uma redução de resistência de estado ligado de 21%, 28% e 21%, respectivamente, que aquelas encontradas pelo MOSFET do tipo retangular equivalente, considerando-se que os dispositivos apresentam as mesmas áreas de porta, as mesmas larguras de canal e as mesmas condições de polarização. Portanto, segundo os resultados obtidos por este projeto de pesquisa, o estilo de leiaute de porta do tipo Meio-Diamante da segunda geração pode ser considerado uma outra alternativa para também potencializar ainda mais o desempenho elétrico dos MOSFETs, principalmente para aquelas aplicações de CIs CMOS analógicos, sem causar qualquer custo adicional para o processo de fabricação planar que são utilizados atualmente
- Estudo comparativo de transistores SOI planares de alto desempenho analógico(2022) Alves, C. R.Devido às vantagens que transistores SOI (Silicon-On-Insulator) MOSFETs apresentam em relação aos dispositivos MOS convencionais implementados em lâminas de silício, o interesse por seu uso em circuitos integrados vem crescendo na indústria de semicondutores. Buscando sempre uma melhora dos parâmetros elétricos e analógicos o estudo dessa estrutura é algo essencial para melhorar eventuais desvantagens da estrutura, como a baixa tensão de ruptura. Com este intuito algumas estruturas de alto desempenho foram propostas, tais como os transistores SOI de canal gradual (GC – Graded-Channel) e a associação série de transistores assimétrica de transistores SOI (A-SC – Asymmetric Self-Cascode), que é composta por dois transistores com tensões de limiar distintas associados em série com as portas curto-circuitadas. Este trabalho tem como objetivo o estudo comparativo de parâmetros analógicos e das capacitâncias dessas duas estruturas de dispositivos. São apresentados parâmetros de pequenos sinais e ganho de tensão de malha aberta, bem como as trascapacitâncias, que afetam diretamente o fator de tempo dos circuitos em aplicações analógicas, mas cujo comportamento foi pouco estudado na literatura. Essa análise será feita através de simulações numéricas bidimensionais e medidas experimentais em transistores fabricados. Para isso serão utilizadas as curvas de corrente e de capacitância em função da tensão de porta para dispositivos GC SOI MOSFETs e A-SC SOI MOSFETs com variações no comprimento de canal efetivo
- Otimização de projetos de circuitos integrados cmos analógicos utilizando-se o imtgspice, otas cascateados e mosfets do tipo diamante(2022) Banin Júnior, J. R.O projeto de circuitos integrados (CIs) Metal-Óxido-Semicondutor Complementar (Complementary Metal-Oxide-Semiconductor, CMOS) analógicos robustos é um processo muito complexo e demorado, pois envolve muitas variáveis de entrada e muitas variáveis de saída (especificações) que devem ser atendidas todas ao mesmo tempo. Ou seja, trata-se de um sistema complexo de otimização, que pode ser resolvido de uma maneira mais ágil por meio do uso de técnicas heurísticas de inteligência artificial (IA). Dentro deste contexto, a motivação deste projeto de pesquisa é desenvolver uma metodologia para projetar e otimizar CIs CMOS analógicos robustos com os MOSFETs do tipo Diamante de forma automática. Isso foi realizado por meio do desenvolvimento de um modelo analítico que leva em conta os efeitos intrínsecos a sua estrutura: Efeito de Canto Longitudinal (Longitudinal Corner Effect, LCE) e Efeito das Conexões Paralelas dos MOSFETs com Comprimentos de Canal Diferentes (Parallel Connections of MOSFETs with Different Channel Lenghts Effect, PAMDLE), para que seja possível a realização de simulações SPICE com esses dispositivos. Esses efeitos são capazes de potencializar sua corrente de dreno em relação a de um MOSFET com geometria de porta retangular de mesma área de porta e mesmas condições de polarização. Esse modelo analítico foi incorporado à ferramenta computacional de projeto e otimização de CIs CMOS analógicos e de radiofrequência, que integra metodologias heurísticas de IA à inteligência humana (IH), por meio da expertise do projetista. Além disso, foi desenvolvida uma metodologia para transformar MOSFETs do tipo retangular em MOSFETs do tipo Diamante, levando-se em conta que eles apresentam as mesmas correntes de dreno e respeitando-se todas as regras de leiaute pertinentes a um processo de fabricação de CIs CMOS. Para validar o modelo analítico SPICE do MOSFET do tipo Diamante e a metodologia desenvolvido para a transformação de MOSFETs convencionais (Conventional MOSFETs, CMs) em transistores do tipo Diamante (Diamond MOSFETs, DMs), dois projetos de amplificadores operacionais de transcondutância (Operational Transconductance Amplifiers, OTAs) foram realizados, sendo o primeiro um OTA de um único estágio e uma única saída (Single Ended- Single Stage, SESS) e o segundo um OTA Miller. Os resultados mostraram que a metodologia proposta pode ser considerada uma alternativa para o desenvolvimento de CIs CMOS robustos com o uso de MOSFETs do tipo Diamante, com um erro máximo entre os OTAs SESS e Miller implementados com CMs e os OTAs SESS e Miller implementados com DMs, de até 3% para todas as figuras de mérito avaliadas [ganho de tensão em malha aberta (AV0), tensão de saída (VOUT), margem de fase (MF), frequência de ganho de tensão unitário (fT) e potência dissipada (PTOT)]. Por exemplo, a utilização da metodologia reduz significativamente a área de porta (AG) total em até 43% para o OTA Miller implementado com DMs (ângulo a igual a 45º) em comparação ao OTA Miller implementado com CMs. Um segundo estudo também foi realizado para mostrar que o projeto de amplificadores em cascata feitos com amplificadores previamente otimizados apresenta uma menor performance elétrica e podem limitar suas aplicações do que aqueles implementados sem que estejam otimizados anteriormente. Os resultados mostram que o desempenho elétrico com essa abordagem é aumentado em 2,2% para AV0 e 22,7% para a frequência de corte (fC) em comparação ao desempenho elétrico de amplificadores em cascata que são implementados com blocos previamente otimizados. Além disso, a aplicação da segunda metodologia pode reduzir AG em 44,6% em relação àquele observado utilizando-se a metodologia tradicional. Além disso, o amplificador avaliado com a segunda metodologia proposta é capaz de operar em uma faixa de temperatura muito maior (entre -40oC e 125oC) enquanto que o amplificador avaliado com metodologia tradicional opera entre 0oC e 36oC. Portanto, pode-se concluir que as duas metodologias aqui apresentadas podem ser consideradas uma alternativa para apoiar os projetistas de CIs CMOS analógicos para melhorar o desempenho elétrico e a robustez, reduzir os tempos de desenvolvimento de projeto e de otimização e a área total de porta dos amplificadores
- Efeitos da aplicação de técnicas de aprimoramento de desempenho em transistores SOI CMOS de tecnologias totalmente depletadas promissoras(2022) Bergamaschi, F. E.Este trabalho avalia a influência do uso de duas técnicas para aprimoramento do desempenho de transistores, a polarização do substrato e a operação em temperaturas criogênicas, no comportamento elétrico de dispositivos fabricados em tecnologias consideradas promissoras, pela comunidade científica e pela indústria, para futuros nós tecnológicos: os nanofios transistores MOS e os transistores SOI planares com tecnologia de 28nm. Nos nanofios é realizado o estudo dos efeitos da polarização do substrato no transporte de cargas, enquanto nos transistores SOI planares é realizada a análise do autoaquecimento em temperaturas criogênicas. Os resultados são obtidos através de medidas experimentais e simulações numéricas tridimensionais. A variação da mobilidade dos portadores com o aumento da polarização de substrato é analisada para nanofios transistores MOS com comprimentos de canal e larguras de fin variadas, através dos métodos de extração da mobilidade Y-Function e Split-CV para uma ampla faixa de tensões do substrato, chegando a 100V. É verificada uma mudança de tendência da curva de mobilidade para valores elevados de polarização, fazendo com que, em alguns casos, o aumento da mobilidade se transforme em degradação. Para compreender o comportamento não monotônico da mobilidade com aumento da tensão de substrato, é utilizado um método de obtenção da mobilidade no canal criado entre o silício e o óxido enterrado quando o substrato é polarizado. Além de validar as análises e hipóteses sugeridas pelos resultados experimentais, a simulação também é usada para verificar, através de cortes na estrutura, a distribuição de cargas em diferentes condições de polarização. O canal criado próximo ao óxido enterrado apresenta mobilidade superior à do canal principal, resultando em aumento da mobilidade com a elevação da tensão do substrato. Porém, em alguns casos o campo elétrico elevado aumenta o efeito dos fenômenos de espalhamento a ponto de causar degradação da mobilidade. Simulações mostram a diminuição desse efeito com a redução do comprimento de canal. O estudo do autoaquecimento inclui transistores SOI planares nMOS e pMOS com variações no comprimento e largura de canal, na espessura do óxido de porta e no número de transistores em paralelo. O autoaquecimento é extraído experimentalmente através do método de termometria de porta, com variação da temperatura do ambiente de 300K até 4,2K. A polarização do substrato não aumenta a resistência térmica do transistor, portanto não há piora no autoaquecimento, mas devido ao aumento da potência dissipada, a temperatura do dispositivo atinge maiores valores. Já a redução do comprimento de canal resulta em aumento da resistência térmica, indicando maior autoaquecimento. O acoplamento térmico entre transistores próximos causa aumento no autoaquecimento, mas a presença de isolação entre os dispositivos não modifica esse efeito. A operação em temperaturas criogênicas faz com que o aumento de temperatura em função da potência dissipada não seja linear, divergindo da operação acima de 100K. Acima de 75K, a resistência térmica é proporcional à resistência térmica do SiO2, devido à dissipação de calor majoritariamente pelo óxido enterrado. Porém, abaixo de 75K, a resistência térmica apresenta tendência similar à resistência térmica do silício, sendo um comportamento ainda pouco compreendido pela comunidade científica
- NBTI em transistores sem junções fabricados na tecnologia SOI(2022) Graziano Júnior, N.Aqui apresenta-se o estudo do efeito Negative Bias Temperature Instability (NBTI) em dispositivos Junctionless Nanowire Transistors (JNTs). Primordialmente, dispositivos JNTs se diferem de dispositivos implementados em tecnologia metal óxido semicondutor (MOS) modo inversão convencionais ou mesmo de dispositivos modo inversão implementados em tecnologia Silicon-On-Insulator (SOI) mais notoriamente, por apresentarem o mesmo tipo de dopagem para canal, fonte e dreno. É de se destacar que essa concepção implique em diversas diferenças entre o funcionamento de dispositivos experimentais JNTs em comparação ás tecnologias mais presentes no mercado. Esse diferencial redunda em um comportamento ímpar quando se aborda a degradação pelo efeito NBTI. Tal efeito é decorrente da existência de átomos de hidrogênio dispersos na interface entre o óxido de porta e o silício do canal. A consequência mais relevante do NBTI consiste no deslocamento da tensão de limiar (VTH) dos dispositivos ao longo do tempo. Para elucidar o mecanismo de ação do efeito NBTI, empreenderam-se diversos estudos de parâmetros que se relacionam a este fenômeno. Insta citar a variação do comprimento no canal, o campo elétrico, a densidade de armadilhas de interface, densidade de lacunas, potencial de superfície, temperatura, entre outros, e como estes se relacionam. Ainda foi considerado o aspecto característico com que a corrente flui pelo canal dos dispositivos JNTs, ou seja, a maior parte flui pelo centro do canal. A premissa que valida o aprofundamento do estudo do efeito NBTI em dispositivos JNTs, vem de trabalho anterior, que demonstrou que dispositivos JNTs apresentam menor degradação NBTI que dispositivos FinFET com características semelhantes. Os resultados colhidos, demonstram de forma bastante incisiva que dispositivos JNTs operando em depleção parcial estão menos sujeitos ao NBTI. Os dados obtidos, também apontam que o campo elétrico vertical que em dispositivos mais comuns, impactam de maneira bastante direta o NBTI, já em dispositivos JNTs, essa relação depende do regime de operação. Ainda é possível afirmar que a qualidade do óxido de porta que se reflete na densidade de armadilhas de interface, é bastante significativa para o NBTI. Por outro lado, a variação da temperatura, tem importância relativamente menor, e em certas condições, vem até a mitigar esse efeito deletério. Há ainda, diversos aspectos e variáveis aqui estudados que incidem na maneira que o NBTI influencia o comportamento dos dispositivos JNTs, Essas particularidades e suas implicações, faz com que essa pesquisa resulte em uma tese com características interessantes
- Estudo dos estilos de leiaute não convencionais para mosfets planares em altas temperaturas considerando-se o nó tecnológico de 180nm(2021) Galembeck, E. H. S.Esta tese de doutorado teve por objetivo estudar os impactos no desempenho elétrico dos transistores de efeito de campo Metal-Óxido-Semicondutor (Metal-Oxide-Semiconductor (MOS) Field Effect Transistors, MOSFETs) implementados com diferentes estilos de leiaute da região de porta (hexagonal, também chamado de Diamante (Diamante MOSFET, DM); octogonal (Octogonal MOSFET, OM); elipsoidal (Elipsoidal MOSFET, EM)) decorrentes dos efeitos das altas temperaturas em relação àquele obtido por meio do MOSFET do tipo convencional equivalente, ou seja, aquele que apresenta geometria de porta retangular (Retangular MOSFET, RM). A tecnologia de fabricação de circuitos integrados (CIs) MOS complementar (Complementary MOS, CMOS) utilizada para a fabricação desses transistores foi a do nó tecnológico de 180nm da Taiwan Semiconductor Manufacturing Company (TSMC), que utiliza lâminas de silício do tipo convencional (Bulk). Para realizar este estudo comparativo, foram utilizados dados experimentais e resultados de simulações numéricas tridimensionais. As simulações numéricas tridimensionais auxiliaram na compreensão dos comportamentos físicos e elétricos dos efeitos intrínsecos dos MOSFETs com os diferentes estilos de leiaute não convencionais, tais como os Efeitos de Canto Longitudinal (Longitudinal Corner Effect, LCE), da associação paralela de SOI MOSFETs com a mesma largura de canal e diferentes comprimentos de canal (PArallel Connection of Different Channel Lengths Effects, PAMDLE) e da desativação dos MOSFETs parasitários nas regiões de bico de pássaro (DEactivation the PArasitic MOSFETs in the Bird’s Beak Regions Effect, DEPAMBBRE). Os efeitos LCE e PAMDLE são os responsáveis por potencializar os desempenhos elétricos dos DM, OM e EM, em relação àquele observado no RM equivalente, considerando entre eles as mesmas áreas de porta e condições de polarização. Os resultados demonstraram que os efeitos LCE e PAMDLE se mantêm ativos para as diferentes tecnologias de fabricação de CIs CMOS, como a da Silício-Sobre-Isolante (Silicon-On-Insulator, SOI) MOSFET de 1µm da Université de Louvain La Neuve (Bélgica) e da TSMC de 180nm, independentemente da faixa de temperatura no qual os transistores foram estudados (faixa de 300K a 573K, neste caso). Além disso, foram observados ganhos nos principais parâmetros elétricos e figuras de mérito analógicos dos MOSFETs implementados com diferentes estilos de leiaute em relação ao RM equivalente. Para ilustrar a corrente entre dreno e fonte de saturação, a transcondutância máxima e a frequência de ganho de tensão unitária do DM apresentaram ganhos de 66%, 43% e 57%, respectivamente, considerando-se a mais crítica temperatura a que eles foram expostos (573K). Resultados similares foram obtidos para o OM e o EM. Portanto, baseado nos resultados obtidos, pode-se concluir que os MOSFETs com esses diferentes estilos de leiaute estudados podem ser considerados como alternativos para potencializar o desempenho elétrico para as diferentes áreas de aplicações, que requerem que esses transistores operem em altas temperaturas, tais como nas aplicações espaciais, automotivas, industriais, militares e médicas
- Influência do potencial de substrato sobre o ruído de baixa frequência de nanofios transistores MOS(2021) Molto, A. R.Este trabalho tem por objetivo estudar pela primeira vez o efeito da polarização de substrato sobre o ruído de baixa frequência em nanofios transistores MOS, tipo N, totalmente depletados, implementados em tecnologia SOI. São estudados nanofios de canal único e múltiplos canais, por meio de resultados experimentais e simulações tridimensionais. Pretendese aqui aprofundar os conhecimentos obtidos até então na literatura e, pela primeira vez, analisar o comportamento do ruído de baixa frequência 1/f? aplicando-se tensões ao substrato. Os resultados obtidos consideraram dispositivos nanométricos, com diversas geometrias, operando na região triodo, com comprimentos de canal (200nm, 400nm, 1µm e 10µm) e larguras de canal (15nm, 20nm, 45nm, 65nm e 105nm). Nesses dispositivos, foram aplicadas polarizações de porta e de substrato com os transistores operando desde a região próxima do sublimiar até a inversão forte, a fim de se obter as curvas DC e de ruído. Os resultados obtidos mostraram que o ruído predominante nesses dispositivos é do tipo “flicker”, com decaimento proporcional a 1/f? em baixas frequências (f = 500Hz), e em frequências maiores (500Hz < f = 10KHz) ele é sobreposto pelo ruído de geração e recombinação, com o decaimento equivalente à 1/f2. A origem do ruído, considerando o substrato aterrado, se deve, predominantemente, a variação da quantidade (N) de portadores no canal devido ao armadilhamento e desarmadilhamento na interface Si/SiO2. Para maiores tensões de porta (VGT=200mV), observou-se a influência da variação da mobilidade no ruído. O expoente ?, que compõe o ruído 1/f variou de 0,7 a 1,25, mostrando a mudança do ponto de condução para os valores mais elevados de tensão de porta e polarizações de substrato aplicados. Foi observado também, o aumento do ruído com a diminuição da largura e comprimento do canal. A diminuição da área do dispositivo, promove a redução na taxa de geração e recombinação, aumentando o ruído. Foi observado o aumento do ruído nos dispositivos, tanto para tensões positivas de substrato quanto para tensões negativas aplicadas ao substrato. Isso ocorreu para as tensões de polarização onde a condução se aproximou das interfaces inferior e superior do canal, podendo ser observado com clareza nas curvas de densidade de elétrons em função da profundidade do canal. Essa maior proximidade com as interfaces agrava o ruído devido as armadilhas existentes nessas regiões
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