Engenharia Elétrica
URI permanente desta comunidadehttps://repositorio.fei.edu.br/handle/FEI/21
Navegar
29 resultados
Resultados da Pesquisa
Agora exibindo 1 - 10 de 29
Dissertação Estudo das propriedades eletrotérmicas de transistores mos de nanofios e nanofolhas de silício em temperaturas criogênicas(2024) Matos, Jefferson AlmeidaEste trabalho investiga a operação de nanofios e nanofolhas transistores de silício (nanofios MOS) em modo inversão e sem junções, em temperaturas que variam da ambiente até a faixa criogênica, com ênfase na influência das dimensões dos dispositivos sobre os parâmetros elétricos e no autoaquecimento. A análise é realizada por meio de medidas experimentais, permitindo a compreensão dos efeitos térmicos nos dispositivos. Os transistores são fabricados em substratos SOI (Silicon-On-Insulator), com larguras de fin variando de 10 nm a 60 nm e comprimento de canal de 40 nm a 10 µm. O estudo foi realizado em quatro etapas: a caracterização de nanofios em modo inversão na faixa de 330 K a 82 K; o estudo do autoaquecimento desses dispositivos até 4,2 K; a caracterização de nanofios sem junções de 300 K a 4,2 K; e uma comparação entre os dois tipos de dispositivos operando de 300 K a 82 K. A caracterização elétrica revelou que a variação da tensão de limiar com a temperatura apresenta comportamento linear, com taxas de variação diferentes entre dispositivos de largura de fin estreita e larga. A inclinação de sublimiar se degrada em dispositivos mais largos e de canal curto, distanciando-se do limite teórico mínimo em temperaturas criogênicas. A mobilidade dos portadores, analisada em função da temperatura, mostrou que transistores sem junções apresentam menor mobilidade absoluta e melhor estabilidade térmica. O estudo de autoaquecimento nos nanofios transistores em modo inversão indicou um aumento acentuado da temperatura do canal em baixas temperaturas, especialmente abaixo de 50 K, com comportamento não-linear e maior variação da temperatura do canal (?T) em potências menores (<5 µW). Dispositivos com comprimento de canal menor (L=40 nm) apresentaram maior aumento de temperatura em comparação aos de canal mais longo (L=100 nm), e a resistência térmica diferencial (RTH*) aumentou significativamente abaixo de 70 K. As contribuições científicas incluem a análise da influência das dimensões e da temperatura na performance elétrica de nanofios MOS, a caracterização inédita do autoaquecimento utilizando termometria de porta em temperaturas criogênicas, e a comparação detalhada entre dispositivos, fornecendo subsídios para avaliar a viabilidade desses dispositivos em ambientes criogênicos, com aplicações potenciais na computação quântica- Efeitos da operação em altas temperaturas sobre as propriedades elétricas de nanofios transistores MOS de diferentes tecnologias(2023) Prates, Rhaycen RodriguesEste trabalho tem como objetivo comparar as propriedades elétricas de dois tipos de nanofios transistores MOS em temperaturas de operação de 300 K a 580K. Serão comparados os nanofios transistores de modo inversão (IM) e sem junções (juncionless-JNT) de porta tripla, tipo “n”, com diferentes larguras de fin e mesma tecnologia de fabricação. As comparações e análises do comportamento dos dispositivos foram realizadas através da extração de parâmetros elétricos de medidas experimentais, através de simulações numéricas tridimensionais e do estudo dos modelos físicos que descrevem as grandezas fundamentais dos transistores estudados. Com as análises realizadas, foi demonstrado que os nanofios transistores sem junções apresentaram uma variação da tensão de limiar com a temperatura 17%menos do que a dos nanofios transistores de modo inversão com dimensões similares. Os nanofios transistores modo inversão apresentaram razão entre a corrente de sublimiar em 580 K e 300K, 40% menor para o dispositivo mais largo do que os nanofios transistores sem junções, evidenciando uma menor variação da corrente de sublimiar com a temperatura. O inverso da inclinação de sublimiar de ambos os dispositivos se manteve próximo ao valor ideal em todas as temperaturas, o que indica que os nanofios estudados não sofrem de efeitos de canal curto, a mobilidade, a transcondutância máxima e a corrente de condução dos nanofios transistores modo inversão possuem maiores valores do que as dos nanofios, transistores sem junções em todas as temperaturas. Entretanto, a variação destes parâmetros com a temperatura é menor nos nanofios transistores sem junções cuja variação da transcondutância máxima com a temperatura é de 75% menor e a variação da corrente de condução com a temperatura é 77% menor do que a dos nanofios transistores de modo inversão. A principal conclusão obtida é que os transistores de modo inversão possuem melhor desempenho elétrico em temperatura ambiente com corrente de condução e transcondutância máxima aproximadamente 3 vezes maiores e valor de mobilidade de baixo campo aproximadamente 2 duas vezes maior do que os nanofios transistores sem junções para WFIN de 10nm, enquanto os nanofios transistores sem junções apresentam uma maior estabilidade térmica de seus parâmetros elétricos na faixa de temperaturas estudada.
- Caracterização elétrica de transistores mos do tipo nanofio e nanofolha de sílicio empilhado em Temperaturas criogênicas(2023) Rodrigues, Jaime CalçadeNeste trabalho é apresentado um estudo das características elétricas de transistores MOS do tipo nanofio e nanofolha, com variação da temperatura. Na faixa entre 95K e 400K são comparados dispositivos com diversas geometrias, tanto de largura de canal quanto de comprimento de canal Os parâmetros analisados foram tensão de limiar, inclinação de sublimiar, transcondutância máxima, mobilidade de baixo campo elétrico e também parâmetros analógicos, como condutância de saída e ganho de tensão. Antes da apresentação dos resultados, discorre-se sobre a importância da metodologia utilizada no trabalho e os diversos fatores que impactam na qualidade dos dados obtidos, como: garantia de um alto vácuo na câmara em que a amostra está inserida, importância da pasta térmica para garantir a máxima superficie de contato entre amostra e porta-amostra, e, assim, assegurar o maior e melhor acoplamento térmico, o que por sua vez, garante que a amostra mantenha-se em equilibrio térmico durante todo o procedimento de medida. Quanto aos resultados obtidos, observa-se que a tensão de limiar, para um mesmo dispositivo, varia de maneira linear com a temperatura e que para dispositivos mais largos a reducao da tensão de limiar é mais brusca com o aumento da temperatura, em dispositivos com WFin = 10nm, d(VTH/V300)/dT=-0,65 x 10-3 1/K e para WFin=40nm d(VTH/V300)/dT =-0,77 x 10-3 1/K. A inclinação de sublimiar obtida para estes dispositivos se manteve sempre bem próxima do mínimo teórico esperado, definido pela equação ?? = ??????ln 10 (em 300K 60mV/déc), o que indica um fator de corpo próximo a unidade, independentemente da geometria do dispositivo. A mobilidade dos portadores aumenta com o descréscimo da temperatura e essa variação também é acentuada em dispositivos mais largos, para WFin = 10nm, d(µn/µn,300K)/dT=-1,71 x 10-3 1/K e para WFin=40nm d(µn/µn,300K)/dT =-2,2 10-3 1/K. Como em disposivos mais largos a condução lateral, que ocorre no plano 110, tem menos influência na corrente total do que em dispositivos estreitos, essas variações se tornam mais evidentes, já que a condução na faixa central que ocorre no plano 100, tem maior participação relativa na condução total. Quanto aos parâmetros analógicos nota-se uma fraca dependência de AV com a temperatura, com variação de até 2,5dB ao longo da faixa de temperatura estudada, entre 95K e 400K. No trabalho também é utilizado um modelo analitico que estima a tensão de limiar para diversos transistores tridimensionais que ajudou na compreensão e analise dos dados
- Efeitos da aplicação de técnicas de aprimoramento de desempenho em transistores SOI CMOS de tecnologias totalmente depletadas promissoras(2022) Bergamaschi, F. E.Este trabalho avalia a influência do uso de duas técnicas para aprimoramento do desempenho de transistores, a polarização do substrato e a operação em temperaturas criogênicas, no comportamento elétrico de dispositivos fabricados em tecnologias consideradas promissoras, pela comunidade científica e pela indústria, para futuros nós tecnológicos: os nanofios transistores MOS e os transistores SOI planares com tecnologia de 28nm. Nos nanofios é realizado o estudo dos efeitos da polarização do substrato no transporte de cargas, enquanto nos transistores SOI planares é realizada a análise do autoaquecimento em temperaturas criogênicas. Os resultados são obtidos através de medidas experimentais e simulações numéricas tridimensionais. A variação da mobilidade dos portadores com o aumento da polarização de substrato é analisada para nanofios transistores MOS com comprimentos de canal e larguras de fin variadas, através dos métodos de extração da mobilidade Y-Function e Split-CV para uma ampla faixa de tensões do substrato, chegando a 100V. É verificada uma mudança de tendência da curva de mobilidade para valores elevados de polarização, fazendo com que, em alguns casos, o aumento da mobilidade se transforme em degradação. Para compreender o comportamento não monotônico da mobilidade com aumento da tensão de substrato, é utilizado um método de obtenção da mobilidade no canal criado entre o silício e o óxido enterrado quando o substrato é polarizado. Além de validar as análises e hipóteses sugeridas pelos resultados experimentais, a simulação também é usada para verificar, através de cortes na estrutura, a distribuição de cargas em diferentes condições de polarização. O canal criado próximo ao óxido enterrado apresenta mobilidade superior à do canal principal, resultando em aumento da mobilidade com a elevação da tensão do substrato. Porém, em alguns casos o campo elétrico elevado aumenta o efeito dos fenômenos de espalhamento a ponto de causar degradação da mobilidade. Simulações mostram a diminuição desse efeito com a redução do comprimento de canal. O estudo do autoaquecimento inclui transistores SOI planares nMOS e pMOS com variações no comprimento e largura de canal, na espessura do óxido de porta e no número de transistores em paralelo. O autoaquecimento é extraído experimentalmente através do método de termometria de porta, com variação da temperatura do ambiente de 300K até 4,2K. A polarização do substrato não aumenta a resistência térmica do transistor, portanto não há piora no autoaquecimento, mas devido ao aumento da potência dissipada, a temperatura do dispositivo atinge maiores valores. Já a redução do comprimento de canal resulta em aumento da resistência térmica, indicando maior autoaquecimento. O acoplamento térmico entre transistores próximos causa aumento no autoaquecimento, mas a presença de isolação entre os dispositivos não modifica esse efeito. A operação em temperaturas criogênicas faz com que o aumento de temperatura em função da potência dissipada não seja linear, divergindo da operação acima de 100K. Acima de 75K, a resistência térmica é proporcional à resistência térmica do SiO2, devido à dissipação de calor majoritariamente pelo óxido enterrado. Porém, abaixo de 75K, a resistência térmica apresenta tendência similar à resistência térmica do silício, sendo um comportamento ainda pouco compreendido pela comunidade científica
- Aplicação do método SPLIT-CV para obtenção da mobilidade em nanofios transistores MOS(2022) Ccoto, Coco UrbanoEste trabalho tem por objetivo analisar a mobilidade dos nanofios transistores MOS, com diferentes larguras de aleta de Si que foi extraído usando a técnica de SPLIT-CV. Para realização deste trabalho de dissertação, foram utilizadas medidas experimentais de nanofios transistores MOS de porta tripla, fabricados em tecnologia de SOI (Silicon-On-Insulator). Na introdução teórica foram explicados os fatores que influenciam a mobilidade total dos portadores como: tensão de substrato e largura da aleta. Foi comprovado, através dos resultados das extrações, uma melhora significativa na mobilidade, por exemplo para o dispositivo de 12nm, com aplicação da tensão de substrato de 20V, obteve uma melhoria da de aproximadamente 12%, e para o transistor de 82nm obteve uma melhora de 30%. Outro ganho importante a ser mencionado, foi da mobilidade total entre o transistor de 12nm e de 82nm , de aproximadamente 24%, para tensão de substrato de 0V. Com polarização do substrato de 20V foi de aproximadamente 39%. Considerando o fator da influência da largura de aleta, os transistores obtiveram um ganho médio de 19% a cada variação da largura de aleta. Isso comprova claramente que ao combinar a variação da tensão de substrato com a variação da largura de aleta, é possível atingir melhores valores de mobilidade, onde o deslocamento do centroide do canal, que é uma região do canal, onde os portadores atingem maiores velocidades, e são menos influenciados por mecanismos de espalhamento, como rugosidade da superfície µSi, que degradam a mobilidade. Este último fator, está fortemente relacionado com a orientação cristalográfica das portas do canal, que foi explicado em uma seção dedicada ao estudo e extração das mobilidades nas regiões do canal, chamadas de front channel, que é uma região composta entre o óxido de porta e o semicondutor; e a região do back-channel, região inferior do canal composta entre o óxido enterrado e o semicondutor, que é controlada pela tensão de substrato. Para extração da mobilidade, sem tensão de substrato, na região do front channel, no plano superior e laterais dos transistores, foi usado a técnica de separação por corrente de superfície, juntamente com as equações de SPLIT-CV. Os resultados obtidos, demonstraram o ganho da mobilidade, entre o primeiro nanofio de 12nm e o último de 82nm, de 10% no plano superior, comprovando que a mobilidade de elétrons é maior no plano superior que nas laterais para todas as amostras. Para confirmar os resultados obtidos, as somatórias das mobilidades foram comparadas com os valores da mobilidade efetiva total, gerando uma efetividade do método de 88%, indicando que a técnica de extração condiz com a teoria da mobilidade dos portadores. Adicionalmente, ao aplicar uma polarização de substrato de 20V, foi possível observar uma região inversão na estrutura dos nanofios na região do back-channel, atuando como uma quarta porta em volta do canal. O método de extração anteriormente mencionado, não gerou resultados confiáveis. A fim de obter a mobilidade na região controlada pela porta do substrato, foi usado um método, extraído da literatura, que também aplica o uso das equações do SPLIT-CV. Comprovando que a mobilidade na região de back-channel é maior para todas as amostras os nanofios, em comparação a mobilidade total, isso indica que a condução começa primeiro na região do back channel e a partir de um valor de tensão de porta, as cargas na região do back-channel perdem representatividade na mobilidade total, reduzindo seu valor devido a mecanismos de espalhamento como rugosidade de superfície que degrada a mobilidade. Em contrapartida, a porta superior do front channel começa a ter maior controle eletrostático das cargas e a mobilidade total passa a ser uma combinação das mobilidades nas regiões do back-channel e front channel. Para avaliar os resultados, os mesmos processos de extração foram aplicados para simulações numéricas feitas no computador onde foi possível validar o comportamento das cargas nos transistores, onde método de separação por corrente de superfície obteve uma efetividade de 97%
- Influência do potencial de substrato sobre o ruído de baixa frequência de nanofios transistores MOS(2021) Molto, A. R.Este trabalho tem por objetivo estudar pela primeira vez o efeito da polarização de substrato sobre o ruído de baixa frequência em nanofios transistores MOS, tipo N, totalmente depletados, implementados em tecnologia SOI. São estudados nanofios de canal único e múltiplos canais, por meio de resultados experimentais e simulações tridimensionais. Pretendese aqui aprofundar os conhecimentos obtidos até então na literatura e, pela primeira vez, analisar o comportamento do ruído de baixa frequência 1/f? aplicando-se tensões ao substrato. Os resultados obtidos consideraram dispositivos nanométricos, com diversas geometrias, operando na região triodo, com comprimentos de canal (200nm, 400nm, 1µm e 10µm) e larguras de canal (15nm, 20nm, 45nm, 65nm e 105nm). Nesses dispositivos, foram aplicadas polarizações de porta e de substrato com os transistores operando desde a região próxima do sublimiar até a inversão forte, a fim de se obter as curvas DC e de ruído. Os resultados obtidos mostraram que o ruído predominante nesses dispositivos é do tipo “flicker”, com decaimento proporcional a 1/f? em baixas frequências (f = 500Hz), e em frequências maiores (500Hz < f = 10KHz) ele é sobreposto pelo ruído de geração e recombinação, com o decaimento equivalente à 1/f2. A origem do ruído, considerando o substrato aterrado, se deve, predominantemente, a variação da quantidade (N) de portadores no canal devido ao armadilhamento e desarmadilhamento na interface Si/SiO2. Para maiores tensões de porta (VGT=200mV), observou-se a influência da variação da mobilidade no ruído. O expoente ?, que compõe o ruído 1/f variou de 0,7 a 1,25, mostrando a mudança do ponto de condução para os valores mais elevados de tensão de porta e polarizações de substrato aplicados. Foi observado também, o aumento do ruído com a diminuição da largura e comprimento do canal. A diminuição da área do dispositivo, promove a redução na taxa de geração e recombinação, aumentando o ruído. Foi observado o aumento do ruído nos dispositivos, tanto para tensões positivas de substrato quanto para tensões negativas aplicadas ao substrato. Isso ocorreu para as tensões de polarização onde a condução se aproximou das interfaces inferior e superior do canal, podendo ser observado com clareza nas curvas de densidade de elétrons em função da profundidade do canal. Essa maior proximidade com as interfaces agrava o ruído devido as armadilhas existentes nessas regiões
- Avaliação da distorção harmônica de nanofios transistores empilhados(2021) Carvalho, Cesar Augusto Belchior deEste trabalho estuda as características não lineares dos transistores nanofios empilhados, implementados em tecnologia SOI (silicon-on-insulator), operando como amplificadores operacionais de um único transistor. São estudadas as influências da largura do nanofio, do comprimento de canal e do nível de inversão em que os nanofios são polarizados. A não linearidade é especialmente relevante para as aplicações analógicas, cujos sinais de saída podem sofrer distorções em decorrência do desempenho do componente, comprometendo a transmissão e/ou amplificação dos sinais. Após realizar uma análise evolutiva das tecnologias, o trabalho demonstra que a arquitetura do dispositivo estudado está composta em dois níveis, sendo um transistor de porta tripla (trigate) e um transistor de porta circundante (gate-allaround). A revisão bibliográfica aborda alguns dos parâmetros elétricos de maior importância no estudo dos transistores, conceituando-os fisicamente e expondo suas equações características. A primeira etapa do trabalho ainda apresenta algumas das propriedades analógicas investigadas previamente, tais como a tensão de limiar, corrente de dreno, efeito de corpo, inclinação de sublimiar e a transcondutância, indicando a superioridade dos nanofios empilhados em relação ao SOI de porta única em alguns aspectos, sobretudo na capacidade de fornecimento de corrente de dreno, o que está alinhado com o aumento da possibilidade de integração da tecnologia tão almejada pelo setor mercadológico. O trabalho se dedica a apresentar a distorção harmônica e seus efeitos em circuitos e sistemas elétricos, indicando que o fenômeno possui grande importância em áreas diversas, sendo influente tanto em um único amplificador como em instalações elétricas e equipamentos indústriais mais complexos. Para obter este parâmetro no objeto de interesse, foi utilizado o método da função integral (IFM), que permite adquirir os dados apenas com a curva da corrente de dreno em função da tensão de porta (IDS x VGS) extraída experimentalmente, eliminando-se a necessidade de medições de corrente alternada (AC), que podem trazer ruídos mais difíceis de serem dissociados do sinal real dada a magnitude da corrente do dispositivo nanométrico. Os resultados demonstram que a distorção harmônica dos nanofios empilhados é majoritariamente relacionada ao harmônico de segunda ordem (HD2), cujo valor se distancia em 30 dB do terceiro harmônico. Os dados apresentados indicam que os nanofios com maiores WFIN possuem maior não linearidade e menor ganho de tensão em malha aberta: em relação ao conjunto de transistores com comprimento fixo L = 100 nm, a maior distorção harmônica se deu para o componente com largura WFIN = 40 nm, que apresentou distorção harmônica total THD ˜ -19 dB e ganho em malha aberta Av ˜ 38 dB para maiores valores de gm/IDS, operando em inversão moderada. Já para os transistores nanofios com largura fixa de WFIN = 10 nm, foi possível observar que a maior não linearidade ocorre em transistores com maiores comprimentos: para os nanofios empilhados de L = 400 nm, obteve-se THD ˜ -19 dB em maiores valores de gm/IDS. A relação obtida entre as dimensões físicas dos transistores e a distorção harmônica são justificadas através das equações matemáticas apresentadas, sendo que a correlação entre os maiores resultados de THD para os nanofios com maiores WFIN também é explicada a partir da maior variação de dgm/dVGT, em acordo com resultados da literatura observados para nanofios com um único nível. Ao fim do trabalho, novas análises são realizadas para um novo conjunto de dados, formados por nanofios com múltiplos fins. As maiores magnitudes de corrente de dreno permitiram evidenciar os resultados e confirmar, com maior grau de confiabilidade, a relação entre as não-linearidades e as características dimensionais dos nanofios, uma vez que os dados trazem uma média de resultados de diversos dispositivos operando em paralelo.
- Avaliação do desempenho do transistor MOS sem junções configurado como Nanofio ou FINFET(2020) Ribeiro, T. A.Esse trabalho estuda como as diferentes configurações de porta dos transistores MOS sem junções afetam suas características elétricas. Foram realizadas medidas em amostras experimentais com transistores MOS sem junções variando a largura da aleta de silício, assim como simulações numéricas tridimensionais, que foram calibradas com os resultados experimentais, utilizando os modelos que melhor se aplica a física dos dispositivos MOS sem junções. Com as simulações tridimensionais ajustadas para a largura da aleta de silício, foi feito um estudo em função da altura da aleta do silício sobre suas características elétricas. Esses transistores podem ser configurados ou como nanofios ou como FinFETs dependendo da altura da aleta de silício. Foi obtido que transistores FinFETs MOS sem junções (altura maior que a largura da aleta de silício), tem suas melhores características elétricas para dispositivos de canal longo com largura da aleta estreita e com altura da aleta com valores maiores que 30 nm. Para os nanofios (altura e largura da aleta de silício similares) transistores MOS sem junções o melhor potencial pode ser observado com a diminuição do comprimento do canal, com largura e altura da aleta de silício estreitos (por volta de 10 nm). A mobilidade dos dispositivos experimentais analisada pelo método do Split-CV, obtendo a mobilidade efetiva dos transistores. Foi obtido que para uma diminuição na largura da aleta de silício a mobilidade aumenta, devido a redução do espalhamento por impurezas ionizadas. Foram também realizadas medidas em função da alta temperatura nos transistores MOS sem junções com nanofios de porta tripla a dispositivos quase planares na faixa de 300 K a 500 K. Foi analisado ela mobilidade efetiva os efeitos dos tipos de espalhamento dos portadores em função da largura da aleta de silício experimentalmente e via simulações. Foi visto que transistores quase planares sofrem menos com o efeito de espalhamento por fônons comparado aos nanofios, sendo que este último tem uma maior influência da rugosidade de superfície. Comparando os expoentes da temperatura pode-se observar que os transistores MOS sem junções sofrem mais com o efeito do espalhamento porfônons do que com efeito Coulomb em transistores com aleta de sílico estreita. Dessa forma os dispositivos com largura da aleta estreitas possuem uma maior variação da mobilidade com a temperatura comparado aos dispositivos quase planares
Dissertação Associação série e análise de descasamento em transistores SOI MOSFET de canal gradual operando em saturação(2011) Santos, Ingrid Catherine B..- Operação criogênica de transistores SOI-MOS sob a ação de tensão mecânica uniaxial no canal(2010) Souza, Márcio A. S.
- «
- 1 (current)
- 2
- 3
- »