Nanoeletrônicos e Circuitos Integrados

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Abordagem experimental para projetos de fotossensores PIN CMOS SOI na faixa de UV
(2015) Silva Júnior, J. B.
Este trabalho consiste em um estudo do comportamento dos fotodiodos PIN CMOS SOI submetidos a variações de temperatura e polarização de substrato, para os comprimentos intrínsecos Li=1µm, 2µm, 5µm, 10µm e 100µm, aplicados à detecção de radiação UV. Algumas características importantes tais como responsividade, eficiência quântica, fotocorrente, corrente de escuro e relação sinal ruído são afetadas e devem ser avaliadas no projeto de fotodetectores. Através das medidas experimentais e simulações foi constado que a corrente de escuro (IDARK) possui dependência com o comprimento intrínseco, apresentando comportamentos distintos, dependendo do modo de operação. Outro parâmetro analisado foi a polarização de porta traseira (VBG), que modifica a disponibilidade de portadores da região intrínseca, resultando na alteração dos modos de acumulação, depleção e inversão. Em acumulação, obtida pela polarização de substrato, a corrente diminui com o aumento de Li, devido à presença da região de depleção lateral. Em inversão, esta corrente aumenta com Li, pois existe uma inversão na região intrínseca, fazendo com que o perfil de dopantes se comporte como P+N-N+, resultando numa alta taxa de geração ao longo de Li. Em inversão, a corrente devida à fotogeração aumenta com a temperatura, devido ao aumento do coeficiente de absorção (am) em altas temperaturas. Já na acumulação, a corrente fotogerada diminui com o aumento da temperatura, pois o comprimento de difusão (Ldif.) se reduz com o aumento da concentração de portadores e há degradação da mobilidade e do tempo de vida. Para aplicações de fotodetecção na faixa do ultravioleta em altas temperaturas, foi constatado que a máxima eficiência quântica total alcançada foi de QETOTAL=56,2% para Li=1µm em modo inversão, em virtude do aumento do coeficiente de absorção ser mais pronunciado em altas temperaturas. No regime de acumulação foi encontrado QETOTAL=21,7% para Li=10µm, bem abaixo quando comparado ao modo inversão, devido à redução do comprimento de difusão. Para a temperatura ambiente QETOTAL=33% para Li=5µm independente do modo de operação (acumulação/inversão). A relação sinal-ruído (SNR) é altamente influenciada pela temperatura, apresentando maiores valores de SNR para comprimentos intrínsecos pequenos (Li=1µm) operando entre 300K e 400K, devido à baixa recombinação de portadores livres. Se a aplicação requer robustez às variações de temperatura, é recomendado que os comprimentos intrínsecos sejam grandes (Li=100µm), pois a sensibilidade é menor, resultando numa degradação menos pronunciada quando comparado com fotodiodos de comprimentos pequenos..
Um agrupamento de modelos conexonistas por meio de sinapses artificiais e suas aplicações no mercado de criptomoedas
(2020) Vilão Júnior, C. O.
Este trabalho propõe um algoritimo, chamado de CMEAS, tem inspiração biológica focada na forma que o crescimento de axônios neuronais atinge seu destino sináptico em outras redes de neurônios. Esse crescimento segue caminhos específicos no cérebro de animais, definidos por determinadas proteínas. O CMEAS foi desenvolvido para agrupar duas redes neurais convolucionais, treinadas a priori em dois tópicos que influenciam simultâneamente o mercado de criptomoedas, como o tópico de notícias e de cotações. O meio pelo qual as redes são agrupadas, ocorre usandose conexões externas às redes originais, para se conectar aos neurônios internos de cada rede. Duas vertentes foram propostas para o treinamento do CMEAS, sendo um com aprendizado supervisionado e outro com aprendizado por reforço. Os resultados comprovados pelos testes de Wilcoxon, demonstram que o CMEAS teve melhor fator de lucro e índice sharpe superior nos experimentos em relação aos algoritimos de agrupamento clássico por meio de votação e redes profundas usadas de forma individual, o algoritimo, também, foi superior em todas as métricas da estratégia compra e retêm (buy and hold), além disso, o algoritimo obteve resultados próximos, porém, melhores que os da CNN-LSTM considerada estado da arte, dadas as métricas utilizadas
Análise da densidade de carga de inversão na condição limiar, em função da temperatura, em UTBB SOI MOSFETS
(2019) Merzbahcer, N. C. C.
Para suprir a crescente demanda de velocidade, desempenho e baixo consumo, a indústria de circuitos integrados tem se desenvolvido de forma agressiva nos últimos anos, consolidando a tecnologia CMOS como fator essencial para o avanço tecnológico desses dispositivos, onde a base já foi o transistor MOSFET. A tecnologia SOI (Silicon-On-Insulator) surgiu como uma alternativa para a redução das capacitâncias parasitárias de fonte e dreno, imunidade à radiação, operação em altas temperaturas e uma melhor inclinação de sublimiar. O transistor SOI UTBB (Ultra-Thin Body and Buried oxide), com corpo e óxido enterrado ultrafinos, é atualmente considerado como uma das opções possíveis para nós tecnológicos abaixo de 20 nm. Isso foi possível pois tornou-se viável alcançar baixas espessuras de óxido enterrado, por sua ótima integração entre os circuitos e por sua menor resistência térmica do óxido enterrado mais fino, bem como ao seu melhor controle eletrostático. Porém, a constante miniaturização nas dimensões físicas dos transistores faz com que estes sofram com os efeitos de canal curto (Short Channel Effects – SCE). Neste trabalho, é realizado um estudo sobre a densidade de carga de inversão na condição de limiar para temperaturas na faixa de 300 a 425K. Estudar a influência da temperatura em UTBBs é importante pois, estes dispositivos podem atingir temperaturas elevadas em condições normais de operação. O estudo é baseado na comparação de valores extraídos de simulações numéricas com modelos analíticos consolidados na literatura. Os resultados obtidos são analisados criticamente de forma a obter um modelo para a carga de inversão que tenha uma boa relação entre a precisão e a simplicidade do mesmo
Análise das propriedades básicas do sic VDMOSFET (WBG) para aplicações de tração automotiva
(2019) Feitosa, F. C.
A frota veicular no mundo está passando por uma grande transição em sua matriz energética, principalmente porque governos e entidades estão preocupados com os altos níveis de poluição. Esta pesquisa foca no uso de transistores de grande largura de banda proibida (Wide Band Gap – WBG) fabricados em carbeto de silício (Silicon Carbide - SiC), particularmente o Transistor de efeito de campo de óxido metálico duplo difundido vertical (Vertical Double Diffused Metal Oxide Semiconductor Field Effect Transistor - VDMOSFET), para aplicação em tração elétrica. Trata-se de um trabalho baseado em um dispositivo em fase de inserção no mercado comercial e desenvolvido a partir de propostas de variações em dimensões e grandezas físicas, utilizando simulador numérico de dispositivos em tecnologia de desenvolvimento assistida por computador (Technology Computer-Aided Design - TCAD). Três parâmetros são focados: densidade de carga de interface, densidade de concentração de impurezas do canal e sobreposição da porta sobre o canal. Para cada um dos parâmetros foram traçadas diversas curvas de corrente de dreno versus tensão de dreno (IDS x VDS). Com estes três parâmetros são analisadas três grandezas: tensão de limiar (Vth), máxima transcondutância (máx. gm) e inclinação de sublimiar (S). Nesta pesquisa também são descritos em detalhes as características do dispositivo e os modelos matemáticos adotados para as simulações em TCAD. Este trabalho mostra a importância da eletrônica de potência para veículos elétricos (VE), qual a necessidade qual e futura dos veículos elétricos (VE) e ressalta as vantagens que o SiC VDMOSFET possui. Os dados analisados mostram que a tensão de limiar e a inclinação de sublimiar aumentam com o aumento da concentração de dopantes no canal. Já para o aumento de cargas na interface, foi observado que a tensão de limiar diminui e que o mesmo ocorre quando a porta não sobrepõem-se completamente sobre o canal. A máxima transcondutância deteriorasse com o aumento da concentração de dopantes no canal em maior grau quando comparado com o aumento da carga de interface. Todavia, a não sobreposição da porta sobre o canal deteriora drasticamente a máxima transcondutância e aumenta a inclinação de sublimiar conforme a sobreposição diminui
Análise de descasamento nas características elétricas de SOI nMOSFET de canal gradual operando em saturação
(2017) Alves, C. R.
Os transistores da tecnologia Silício-sobre-Isolante (SOI Silicon-On-Insulator) apresentam vantagens em relação à tecnologia CMOS (Complementary Metal-Oxide-Semiconductor) convencional (BULK), tais como diminuição do efeito de canal curto, aumento da transcondutância, aumento da mobilidade, entre outras. Entretanto, apresentam reduzida tensão de ruptura de dreno, devido à ativação do transistor bipolar parasitário inerente à estrutura SOI. Com o intuito de diminuir esses efeitos indesejados foi projetada uma estrutura MOSFET chamada de SOI de Canal Gradual (GC SOI Graded-Channel). Resultados reportados na literatura mostram que GC SOI MOSFETs apresentam uma redução importante da condutância de saída, quando comparados aos SOI MOSFETs convencionais de mesma dimensão, além de aumento da transconduância e tensão de ruptura, qualificando estes transistores par aplicações analógicas de alto desempenho. Durante o processo de fabricação de transistores idênticos, devido às etapas do processo , pode ocorrer o descasamento nas suas características. A semelhança entre esses dispositivos é importante para o bom funcionamento de circuitos integrados elétricos que consideram dispositivos idênticos, tais como em um par diferencial e espelho de corrente. Este trabalho tem como obejtivo realizar o estudo do descasamento ( mismatching ) das características elétricas de SOI MOSFETs de canal gradual, comparando-os a transistores com canal uniformemente dopado. Serão analisados parâmetros elétricos básicos e analógicos, tais como a tensão de limiar, transcondutância, condutância de saída, tensão Early e ganho de tensão.
Análise do comportamento estático e dinâmico de inversores lógicos SOI MOSFET operando em altas temperaturas
(2010) Ribeiro, F. P.
Este trabalho apresenta estudos iniciais referentes ao comportamento de um inversor lógico SOI MOSFET operando desde a temperatura ambiente à temperatura de 300ºC. Os resultados apresentados neste trabalho foram obtidos através do simulador ATLAS e simulador SPICE ICAP4, onde foram analisados parâmetros como variação da temsão de limiar de um transistor, variação da tensão de saída pela tensão de entrada e corrente que flui pelo inversor. Todas as simulações levaram em consideração o efeito da elevação da temperatura de 27ºC à temperatura de 300ºC, tanto em análise do comportamento estático DC como no comportamento dinãmico AC. A evolução do estudo ocorre desde a apresentação da tecnologia SOI, assim como os efeitos causados pela elevação da temperatura em cada dispositivo. Logo em seguida são apresentados os cálculos para a construção do inversor lógico. Também são apresentados os efeitos causados pela alteração das dimensões geométricas dos canais dos dispositivos, obtendo-se assim o efeito causado pela elevação da temperatura de 27ºC a 300ºC. As simulações mostram que o inversor lógico apresenta comportamento diveros no que tange às curvas de transferência estática de tensão e corrente que flui pelo inversor para cada comprimento de canal dos transistores que o formam. Curvas de tensão de saída pela tensão de entrada foram obtidas para diversas relações de comprimentos de canal assim como a curva da corrente que atravessa o inversor. Também foram efetuados estudos sobre o comportamento do inversor em tensão alternada variando-se as dimensões dos dispositivos, temperatura e frequência de operação. a partir dos resultados obtidos, verificou-se que a elevação da temperatura tem grande efeito no funcionamento de um transistor pois afeta diretamente o valor da tensão de limiar, tensão de inversão e a corrente que flui pelo mesmo, consequentemente afetando o funcionamento do inversor lógico.
Análise e modelagem da resistência de espraiamento em transistores FINFET
(2011) Parada, M. G. O.
A resistência parasita nos transistores FinFET tende a apresentar valores elevados devido à estreita largura da aleta de silício e isto tem sido uma das principais limitações no uso deste tipo de dispositivo. Diversos estudos já foram realizados visando a minimizar este problema e algumas soluções como crescimento epitaxial na extensão de fonte e dreno e a utilização de diversas aletas em paralelo (Multi-Finger) já demonstram grandes melhorias. A resistência total é formada por diferentes componentes e uma destas, a resistência de espraiamento, que ocorre devido ao desvio do caminho da corrente na proximidade da fonte e do dreno, foi foco de estudo deste trabalho. Observou-se uma falta de estudos a respeito desta parcela de resistência, que se torna cada vez mais significativa à medida que as outras parcelas vêm sendo constantemente reduzidas. Este trabalho apresenta um novo modelo analítico para representação da resistência de espraiamento em dispositivos FinFET de porta dupla, visando a um equacionamento simples e que pode ser utilizado para um maior número de dispositivos que o modelo anteriormente utilizado. Os resultados foram validados através de simulações numéricas utilizando um simulador de dispositivos. O novo modelo apresentou erros de menos de 10% para a toda faixa de largura de aletas simuladas, enquanto o modelo anterior garantiu essa precisão apenas para a faixa de 47 a 51nm.
Análise, simulação e modelagem de dispositivos obtidos por deposição de materiais inteligentes sobre isolante
(2021) Montesani, Gustavo Justo
A simulação de estruturas que experimentalmente são fabricadas por meio de deposição induzida por feixe de elétrons focalizados (do inglês, focused-electron-beam-induced deposition, FEBID) num simulador numérico TCAD contribui para o avanço em estudos com materiais inteligentes, uma vez que é possível fabricá-los fazendo uso desse método que dispensa a utilização de máscaras, necessárias nos métodos convencionais. Os materiais inteligentes se mostram úteis por variar uma ou mais de suas propriedades mediante a uma variação do meio em que estão inseridos. O software Atlas, utilizado para as simulações dos materiais inteligentes, foi concebido para realizar simulações de materiais semicondutores. Portanto, algumas novas propostas de uso e adaptações são realizadas no decorrer do trabalho. Inicialmente, é feita a modelagem do dispositivo, ajustando os parâmetros dos materiais e também o ajuste do modelo MIMTUN, de tunelamento quântico, utilizado nas simulações. Adicinalmente, foram variadas as geometrias dos grãos contemplando grãos quadrados, hexagonais e também octogonais, como forma de simplificar as estruturas, viabilizar e acelerar as simulações. As simulações contemplam a variação das distâncias dos grãos nas direções horizontal e vertical, bem como a variação da temperatura de simulação, seguidas de uma análise da confiabilidade das simulações pelas suas regressões de uma curva esperada. Os grãos octogonais possuem a resposta que mais se assemelha à resposta esperada por grãos circulares quando se considera a variação da distância. Por fim, foi proposta uma aplicação do dispositivo simulado como um sensor de deformação mecânica aplicado a um veículo, contemplando uma pequena variação da distância entre os grãos gerando assim uma variação da resposta de corrente elétrica
Aplicação de transistores SOI sem junções em espelhos de corrente de diferentes arquiteturas
(2023) Shibutani, André Balbino
O transistor sem junções (JNT) é um transistor de efeito de campo com características de ultrabaixa potência, que apresenta características elétricas promissoras em comparação com os SOI MOSFETs modo inversão, além de um processo de fabricação mais simples. Na perspectiva analógica, o transistor apresenta uma baixa condutância de saída, um alto ganho de tensão de malha aberta em baixas frequências, uma inclinação de sublimiar próxima ao ideal e um baixo DIBL (Drain Induced Barrier Lowering). Complementarmente, o transistor dessa pesquisa usa a tecnologia de silício-sobre-isolante (SOI – Silicon-On-Insulator) juntamente com a tecnologia de porta tripla, ambas melhorando o acoplamento capacitivo e o controle das cargas do canal. Apesar das vantagens do JNT mencionadas sugerirem uma fácil implementação em circuitos integrados, o transistor tem uma peculiaridade que consiste na dependência da tensão de limiar com as dimensões do dispositivo e com a concentração de dopantes da região ativa. Assim, em face dessas dificuldades, o trabalho avalia a configuração do espelho de corrente de fonte comum constituído por transistores MOS (Metal-Oxide-Semiconductor) sem junções de efeito de campo compostos por arranjos simétricos com diferentes concentrações de dopantes. Ademais, com o intuito de entender o comportamento como fonte de corrente, uma corrente normalizada fixa de 1µA é aplicada a entrada dos espelhos de corrente desse trabalho enquanto a corrente de saída é variada de 0 a 3V. Entre as simulações numéricas 3D realizadas, cujos transistores foram calibrados a partir de medidas experimentais, o erro de precisão de espelhamento dos espelhos de corrente simétricos indica um melhor desempenho de transistores de menores dimensões (Para ND = 5 x 1018 cm-3, Wfin = 10 nm e tensões de saída maiores que 0,4 V, o máximo erro de precisão de espelhamento é de 14,01%, 0,15% e 0,15% para os espelhos de corrente fonte comum, Wilson e Cascode, respectivamente). Por outro lado, os resultados sugerem que, para configurações assimétricas, os transistores sem junções podem apresentar precisões de espelhamento similares a MOSFETs modo inversão, dependendo da concentração de dopantes da região ativa. Adicionalmente, as configurações Cascode e Wilson também são estudadas com o enfoque de melhorar o desempenho dos espelhos de corrente de fonte comum. Com esse intuito, os níveis de condutância e transcondutância são analisados para cada configuração, uma vez que ambas as figuras de mérito, no geral, são menores que as encontradas em SOI MOSFETs modo inversão, o que resulta em resistências de pequenos sinais diferenciadas para os espelhos de corrente de configurações fonte comum, Wilson e Cascode
Aplicação do método SPLIT-CV para obtenção da mobilidade em nanofios transistores MOS
(2022) Ccoto, Coco Urbano
Este trabalho tem por objetivo analisar a mobilidade dos nanofios transistores MOS, com diferentes larguras de aleta de Si que foi extraído usando a técnica de SPLIT-CV. Para realização deste trabalho de dissertação, foram utilizadas medidas experimentais de nanofios transistores MOS de porta tripla, fabricados em tecnologia de SOI (Silicon-On-Insulator). Na introdução teórica foram explicados os fatores que influenciam a mobilidade total dos portadores como: tensão de substrato e largura da aleta. Foi comprovado, através dos resultados das extrações, uma melhora significativa na mobilidade, por exemplo para o dispositivo de 12nm, com aplicação da tensão de substrato de 20V, obteve uma melhoria da de aproximadamente 12%, e para o transistor de 82nm obteve uma melhora de 30%. Outro ganho importante a ser mencionado, foi da mobilidade total entre o transistor de 12nm e de 82nm , de aproximadamente 24%, para tensão de substrato de 0V. Com polarização do substrato de 20V foi de aproximadamente 39%. Considerando o fator da influência da largura de aleta, os transistores obtiveram um ganho médio de 19% a cada variação da largura de aleta. Isso comprova claramente que ao combinar a variação da tensão de substrato com a variação da largura de aleta, é possível atingir melhores valores de mobilidade, onde o deslocamento do centroide do canal, que é uma região do canal, onde os portadores atingem maiores velocidades, e são menos influenciados por mecanismos de espalhamento, como rugosidade da superfície µSi, que degradam a mobilidade. Este último fator, está fortemente relacionado com a orientação cristalográfica das portas do canal, que foi explicado em uma seção dedicada ao estudo e extração das mobilidades nas regiões do canal, chamadas de front channel, que é uma região composta entre o óxido de porta e o semicondutor; e a região do back-channel, região inferior do canal composta entre o óxido enterrado e o semicondutor, que é controlada pela tensão de substrato. Para extração da mobilidade, sem tensão de substrato, na região do front channel, no plano superior e laterais dos transistores, foi usado a técnica de separação por corrente de superfície, juntamente com as equações de SPLIT-CV. Os resultados obtidos, demonstraram o ganho da mobilidade, entre o primeiro nanofio de 12nm e o último de 82nm, de 10% no plano superior, comprovando que a mobilidade de elétrons é maior no plano superior que nas laterais para todas as amostras. Para confirmar os resultados obtidos, as somatórias das mobilidades foram comparadas com os valores da mobilidade efetiva total, gerando uma efetividade do método de 88%, indicando que a técnica de extração condiz com a teoria da mobilidade dos portadores. Adicionalmente, ao aplicar uma polarização de substrato de 20V, foi possível observar uma região inversão na estrutura dos nanofios na região do back-channel, atuando como uma quarta porta em volta do canal. O método de extração anteriormente mencionado, não gerou resultados confiáveis. A fim de obter a mobilidade na região controlada pela porta do substrato, foi usado um método, extraído da literatura, que também aplica o uso das equações do SPLIT-CV. Comprovando que a mobilidade na região de back-channel é maior para todas as amostras os nanofios, em comparação a mobilidade total, isso indica que a condução começa primeiro na região do back channel e a partir de um valor de tensão de porta, as cargas na região do back-channel perdem representatividade na mobilidade total, reduzindo seu valor devido a mecanismos de espalhamento como rugosidade de superfície que degrada a mobilidade. Em contrapartida, a porta superior do front channel começa a ter maior controle eletrostático das cargas e a mobilidade total passa a ser uma combinação das mobilidades nas regiões do back-channel e front channel. Para avaliar os resultados, os mesmos processos de extração foram aplicados para simulações numéricas feitas no computador onde foi possível validar o comportamento das cargas nos transistores, onde método de separação por corrente de superfície obteve uma efetividade de 97%
Associação série assimétrica de transistores SOI MOS de camada de silício e óxido enterrado uktrafinos (UTBB) para aplicações analógicas de alto desempenho
(2020) D'Oliveira, L. M.
Este trabalho apresenta uma análise, realizada através de simulações numéricas bidimensionais, simulações SPICE e caracterizações experimentais, de associações série (SC), implementadas na tecnologia Camada de Silício e Óxido Enterrado Ultrafinos (Ultra-Thin Body and BOX) (UTBB). As associações são constituídas por dois transistores associados em série e conectados pelas portas, com o intuito de melhorar as figuras de mérito analógicas do transistor composto. Na tecnologia UTBB, o controle da tensão de limiar (VT ) por meio da polarização de substrato é uma vantagem para esta estrutura, que se beneficia deste tipo de assimetria entre seus transistores. No caso da Associação Série Assimétrica (Asymmetric Self-Cascode) (A-SC), a tensão de limiar do transistor próximo ao dreno deve ser sempre menor que a VT do transistor próximo à fonte, enquanto a Associação Série Simétrica (Symmetric Self-Cascode) (S-SC) tem componentes de tensão de limiar idêntica. Foram explorados os efeitos de diferentes Plano de Terra (Ground Plane) (GP), comprimentos de canal, polarizações de substrato e suas diferentes combinações no comportamento dos transistores. Foi desenvolvido um método de caracterização DC de associações série através de um código construtor de curvas I-V, o que facilitou a análise experimental de Associação Série (Self-Cascode) (SC) para implementação em novas tecnologias. Comparações entre A-SC, S-SC e transistores únicos foram utilizadas para chegar às conclusões deste projeto. Foi possível observar características analógicas melhores nos dispositivos A-SC, especialmente quando há uma maior diferença entre as VT dos transistores que a compõem
Avaliação da distorção harmônica de nanofios transistores empilhados
(2021) Carvalho, Cesar Augusto Belchior de
Este trabalho estuda as características não lineares dos transistores nanofios empilhados, implementados em tecnologia SOI (silicon-on-insulator), operando como amplificadores operacionais de um único transistor. São estudadas as influências da largura do nanofio, do comprimento de canal e do nível de inversão em que os nanofios são polarizados. A não linearidade é especialmente relevante para as aplicações analógicas, cujos sinais de saída podem sofrer distorções em decorrência do desempenho do componente, comprometendo a transmissão e/ou amplificação dos sinais. Após realizar uma análise evolutiva das tecnologias, o trabalho demonstra que a arquitetura do dispositivo estudado está composta em dois níveis, sendo um transistor de porta tripla (trigate) e um transistor de porta circundante (gate-allaround). A revisão bibliográfica aborda alguns dos parâmetros elétricos de maior importância no estudo dos transistores, conceituando-os fisicamente e expondo suas equações características. A primeira etapa do trabalho ainda apresenta algumas das propriedades analógicas investigadas previamente, tais como a tensão de limiar, corrente de dreno, efeito de corpo, inclinação de sublimiar e a transcondutância, indicando a superioridade dos nanofios empilhados em relação ao SOI de porta única em alguns aspectos, sobretudo na capacidade de fornecimento de corrente de dreno, o que está alinhado com o aumento da possibilidade de integração da tecnologia tão almejada pelo setor mercadológico. O trabalho se dedica a apresentar a distorção harmônica e seus efeitos em circuitos e sistemas elétricos, indicando que o fenômeno possui grande importância em áreas diversas, sendo influente tanto em um único amplificador como em instalações elétricas e equipamentos indústriais mais complexos. Para obter este parâmetro no objeto de interesse, foi utilizado o método da função integral (IFM), que permite adquirir os dados apenas com a curva da corrente de dreno em função da tensão de porta (IDS x VGS) extraída experimentalmente, eliminando-se a necessidade de medições de corrente alternada (AC), que podem trazer ruídos mais difíceis de serem dissociados do sinal real dada a magnitude da corrente do dispositivo nanométrico. Os resultados demonstram que a distorção harmônica dos nanofios empilhados é majoritariamente relacionada ao harmônico de segunda ordem (HD2), cujo valor se distancia em 30 dB do terceiro harmônico. Os dados apresentados indicam que os nanofios com maiores WFIN possuem maior não linearidade e menor ganho de tensão em malha aberta: em relação ao conjunto de transistores com comprimento fixo L = 100 nm, a maior distorção harmônica se deu para o componente com largura WFIN = 40 nm, que apresentou distorção harmônica total THD ˜ -19 dB e ganho em malha aberta Av ˜ 38 dB para maiores valores de gm/IDS, operando em inversão moderada. Já para os transistores nanofios com largura fixa de WFIN = 10 nm, foi possível observar que a maior não linearidade ocorre em transistores com maiores comprimentos: para os nanofios empilhados de L = 400 nm, obteve-se THD ˜ -19 dB em maiores valores de gm/IDS. A relação obtida entre as dimensões físicas dos transistores e a distorção harmônica são justificadas através das equações matemáticas apresentadas, sendo que a correlação entre os maiores resultados de THD para os nanofios com maiores WFIN também é explicada a partir da maior variação de dgm/dVGT, em acordo com resultados da literatura observados para nanofios com um único nível. Ao fim do trabalho, novas análises são realizadas para um novo conjunto de dados, formados por nanofios com múltiplos fins. As maiores magnitudes de corrente de dreno permitiram evidenciar os resultados e confirmar, com maior grau de confiabilidade, a relação entre as não-linearidades e as características dimensionais dos nanofios, uma vez que os dados trazem uma média de resultados de diversos dispositivos operando em paralelo.
Avaliação da influência da evolução das tecnologias de fabricação de nanofios transistores MOS sobre suas características elétricas
(2018) Paz, B. C.
Este trabalho tem por objetivo estudar a influência de diferentes tecnologias de fabricação de nanofios transistores MOS modo inversão (NWs) através da avaliação e comparação de suas características elétricas, obtidas através de medidas experimentais. Simulações numéricas tridimensionais também são utilizadas para auxiliar o entendimento de efeitos físicos observados e validar métodos de extração de parâmetros propostos. Seguindo as evoluções tecnológicas propostas recentemente para a fabricação de NWs, a influência da largura do fin, do tensionamento mecânico e do empilhamento de NWs é verificada, sobretudo, no comportamento analógico e na mobilidade dos portadores. As comparações realizadas permitem apontar a tecnologia que apresenta melhor desempenho para cada conjunto de resultados investigados. Diversos nanofios transistores com a largura do fin desde 9,5nm até 10µm (quasi-planar) são analisados. A influência da largura do fin nos parâmetros analógicos é estudada para NWs não empilhados tipo n e tipo p, com comprimentos de canal de 10µm e 40nm. A mobilidade efetiva é correlacionada com a distorção harmônica de NWs tipo n, para explicar o comportamento dos picos de linearidade com a temperatura e a largura do fin. Melhor linearidade devido ao maior ganho intrínseco de tensão é verificada para NWs estreitos. O efeito da polarização do substrato é estudado em NWs estreitos, em que a mobilidade varia devido à densidade de portadores e à posição da camada de inversão ao longo do fin. NWs tipo n com e sem tensionamento mecânico são comparados através de resultados experimentais de 300K a 10K, em que o comportamento da mobilidade determina a dependência dos parâmetros analógicos com a temperatura. A utilização do tensionamento mecânico uniaxial compressivo através do uso de SiGe em nanofios tipo p se mostra bastante benéfica para a mobilidade com aumentos de até 68% para largura de fin de 20nm e temperatura ambiente. São estudados nanofios SOI tipo p verticalmente empilhados, com espaçadores internos e tensionamento mecânico, com orientações cristalográficas [110] e [100], em função da largura do fin e do comprimento do canal. Procedimentos para extração da espessura efetiva do óxido e da largura do fin são adaptados e validados através de simulações. A mobilidade efetiva total dos NWs empilhados é menor em comparação com NWs não empilhados devido à baixa contribuição do nível GAA e descasamentos da tensão de limiar, conforme investigado através do método proposto para dissociação das mobilidades de baixo campo dos níveis que compõem a estrutura empilhada.
Avaliação de dor em expressão facial neonatal por meio de redes neurais profundas
(2020) Buzuti, L. F.
A avaliação da dor neonatal pode sofrer variações entre profissionais de saúde, resultando em intervenção tardia e tratamento inconsistente da dor. Portanto, faz-se fundamental desenvolver ferramentas computacionais de avaliação da dor menos subjetivas e que não sofram influências de variáveis externas. Modelos de Aprendizado Profundo, especialmente baseados em Redes Neurais Convolucionais, ganharam popularidade nas últimas décadas devido à ampla gama de aplicações bem-sucedidas em análise de imagens, reconhecimento de objetos e reconhecimento de emoções humanas. Neste contexto, o objetivo geral desta dissertação foi analisar, quantitativa e qualitativamente, modelos de Redes Neurais Convolucionais na tarefa de classificação automática da dor neonatal por meio de um arcabouço computacional baseado em imagens de faces de dois bancos de dados distintos (um internacional, denominado COPE, e outro nacional, denominado UNIFESP). Como objetivos específicos foram implementados, avaliados e comparados três modelos existentes de redes neurais usados na literatura afim: Neonatal Convolutional Neural Network (N-CNN) e dois tipos da arquitetura ResNet50. Os resultados quantitativos mostraram a superioridade da arquitetura N-CNN para avaliação automática da dor neonatal, com acurácias médias de 87.2% e 78.7% para os bancos de imagens COPE e UNIFESP, respectivamente. No entanto, a análise qualitativa evidenciou que todos os modelos neurais avaliados, incluindo a arquitetura N-CNN, podem aprender artefatos da imagem e não variações discriminantes das faces, mostrando a necessidade de mais estudos para aplicação de tais modelos na prática clínica em questão
Avaliação de movimentos na patinação artística com identificação e interpretação de resultados automáticas
(2019) Bittar, L. M. V. R.
A patinação artística é um esporte que apresenta forte combinação de elementos técnicos e artísticos. Seu sistema de avaliação envolve critérios objetivos, como o julgamento da execução de elementos técnicos, e subjetivos, como interpretação, composição e performance. O objetivo deste trabalho é apresentar uma proposta para identificação e avaliação automática de performances da patinação artística, inicialmente baseada nos critérios objetivos de julgamento do domínio, realizada por modelos artificiais. São utilizadas diversas técnicas de visão computacional, redes neurais artificiais e algoritmos classificadores para aprendizado supervisionado de máquina. Imagens são obtidas através de vídeos de competições oficiais de patinação artística, de forma a descrever em quadros a execução completa de elementos técnicos apresentados; a técnica de segmentação de imagens graph-cut interativo é aplicada nos quadros obtidos, de forma a separar o atleta do plano de fundo; imagens quadro-a-quadro são montadas para a criação de um conjunto de dados composto por 90 imagens com execução quadro-a-quadro de dois diferentes elementos técnicos (Triple Axel e Quad Toe); redes neurais profundas pré-treinadas (ResNet e Xception) são utilizadas para a extração de atributos de alto e baixo nível das imagens; por fim, modelos classificadores são treinados de forma supervisionada com os atributos previamente extraídos, possibilitando a identificação do elemento técnico apresentado e a avaliação obtida (pontuação acima ou abaixo do valor base do elemento). Através da combinação dessas técnicas e da avaliação de diferentes abordagens do problema, os modelos avaliados se mostraram capazes de identificar o elemento sendo realizado e avaliar a qualidade de execução dos elementos em relação aos seus valores base. Esta proposta visa contribuir para a ainda pouco explorada área de avaliação da qualidade de ações, atuando também como base e incentivo para desenvolvimento de futuros trabalhos que visem a aplicação de tecnologia para assistência de atletas, técnicos e jurados do esporte
Avaliação do comportamento elétrico de capacitores MOS em altas temperaturas
(2008) Ziliotto, A. P. B.
Este trabalho apresenta o estudo do comportamento do capacitor da tecnologia MOS por meio da análise da curva característica da capacitância em função da tensão de polarização aplicada à porta do dispositivo, operando em alta freqüência e exposto a temperaturas de até 300ºC. É feita a variação de algumas características físicas do capacitor MOS, como concentração de dopantes que compõe o substrato do dispositivo, o tipo do material de porta e de substrato, com o objetivo de verificar os efeitos provocados em sua curva característica C-V e analisar as tendências de comportamento resultantes na região de inversão do capacitor, quando operando em altas temperaturas. Os resultados obtidos por meio de simulações numéricas bidimensionais demonstram a importância da escolha cuidadosa dos materiais e dopagens utilizados em cada região da estrutura MOS para que a mesma seja apropriada para operar em temperaturas elevadas sem que haja a degeneração de suas características elétricas, principalmente na região de inversão operando em alta freqüência. Apresentamos ainda resultados experimentais que confirmam as tendências observadas no comportamento do capacitor MOS em altas temperaturas obtidas através das simulações numéricas, possibilitando a explicação dos efeitos físicos que surgem neste tipo de estrutura quando submetida a temperaturas na faixa de 27ºC a 300ºC, como é o caso do estreitamento da faixa proibida e aumento significativo da concentração intrínseca do substrato de silício que influi diretamente no valor total da capacitância medida na região de inversão da estrutura MOS estudada.
Avaliação do desempenho do transistor MOS sem junções configurado como Nanofio ou FINFET
(2020) Ribeiro, T. A.
Esse trabalho estuda como as diferentes configurações de porta dos transistores MOS sem junções afetam suas características elétricas. Foram realizadas medidas em amostras experimentais com transistores MOS sem junções variando a largura da aleta de silício, assim como simulações numéricas tridimensionais, que foram calibradas com os resultados experimentais, utilizando os modelos que melhor se aplica a física dos dispositivos MOS sem junções. Com as simulações tridimensionais ajustadas para a largura da aleta de silício, foi feito um estudo em função da altura da aleta do silício sobre suas características elétricas. Esses transistores podem ser configurados ou como nanofios ou como FinFETs dependendo da altura da aleta de silício. Foi obtido que transistores FinFETs MOS sem junções (altura maior que a largura da aleta de silício), tem suas melhores características elétricas para dispositivos de canal longo com largura da aleta estreita e com altura da aleta com valores maiores que 30 nm. Para os nanofios (altura e largura da aleta de silício similares) transistores MOS sem junções o melhor potencial pode ser observado com a diminuição do comprimento do canal, com largura e altura da aleta de silício estreitos (por volta de 10 nm). A mobilidade dos dispositivos experimentais analisada pelo método do Split-CV, obtendo a mobilidade efetiva dos transistores. Foi obtido que para uma diminuição na largura da aleta de silício a mobilidade aumenta, devido a redução do espalhamento por impurezas ionizadas. Foram também realizadas medidas em função da alta temperatura nos transistores MOS sem junções com nanofios de porta tripla a dispositivos quase planares na faixa de 300 K a 500 K. Foi analisado ela mobilidade efetiva os efeitos dos tipos de espalhamento dos portadores em função da largura da aleta de silício experimentalmente e via simulações. Foi visto que transistores quase planares sofrem menos com o efeito de espalhamento por fônons comparado aos nanofios, sendo que este último tem uma maior influência da rugosidade de superfície. Comparando os expoentes da temperatura pode-se observar que os transistores MOS sem junções sofrem mais com o efeito do espalhamento porfônons do que com efeito Coulomb em transistores com aleta de sílico estreita. Dessa forma os dispositivos com largura da aleta estreitas possuem uma maior variação da mobilidade com a temperatura comparado aos dispositivos quase planares
Caracterização elétrica de amplificadores operacionais de transcondutância implementado com GC SOI MOSFETs
(2012) Coghi, João Felipe Fernandes
Neste trabalho é apresentado um estudo da caracterização elétrica de amplificadores operacionais de transcondutância (OTA) implementados com transistores SOI de canal gradual (GC SOI) e, também fazer a validação do modelo especifico para a simulação de transistores desta tecnologia. Este modelo é denominado "LEVEL 25" e está implementado no programa SPICE ELDO da Mentor Graphics, na versão 6.0/32-bits. Na literatura há a descrição de resultados da caracterização elétrica e simulações de amplificadores operacionais de transcondutância, as quais foram feitas no simulador SPICE ICAP/4 da Intulsoft, na versão de 2004. Neste trabalho foi utilizado o simulador ICAP/4 na versão 8.0.11 de 2007 para reproduzir os resultados da literatura. O programa ICAP/4 não possui modelo específico para simulação de transistores SOI de canal gradual, portanto foi utilizada uma associação série assimétrica de dois transistores SOI convencionais. Nesta associação série, o primeiro transistor possui dopagem de 1·1017 cm-3 e, este é responsável pelas características elétricas do transistor da associação. O segundo transistor possui uma dopagem de 1·1015 cm-3 e possui uma tensão de limiar negativa, portanto, há a formação de canal mesmo sem aplicar tensão à porta. Em todos os OTAs há a presença de transistores SOI convencionais do tipo P, portanto foram realizadas simulações comparativas com os programas SPICE ICAP/4 e ELDO para verificar a existência de diferenças entre seus modelos. Das simulações dos transistores, foi constatado que há diferença entre os modelos quando operam na região de saturação. Nas curvas de IDS em função de VDS houve uma diferença de 20 % no valor de IDS obtido nas simulações do ELDO em comparação ao valor das simulações no programa ICAP/4 Para minimizar estas diferenças entre as correntes entre dreno e fonte, foi alterado o parâmetro da degradação da mobilidade. Após a alteração da degradação da mobilidade, a diferença entre as correntes foi de 4,10 %. Foram simulados oito OTAs divididos em dois grupos. Em um grupo estão os amplificadores operacionais de transcondutância de alto ganho. Este grupo possui cinco OTAs sendo que três são constituídos apenas por transistores SOI convencionais e dois são constituídos por transistores GC SOI do tipo N. Os OTAs constituídos apenas por transistores SOI convencionais foram utilizados como referência para comparações entre as tecnologias. Os resultados das simulações realizadas no programa SPICE ELDO apresentaram os mesmo valores de ganho de tensão de malha aberta do que as simulações do programa SPICE ICAP/4. Para a frequência de corte, o simulador SPICE ELDO apresentou um erro de 5 % em comparação com o resultado obtido no simulador SPICE ICAP/4. Para a frequência de ganho unitário, o erro máximo obtido foi de 13 % na comparação entre os resultados obtidos nas simulações dos programas SPICE ELDO e ICAP/4. No outro grupo analisado, estão os amplificadores operacionais de alta frequência de ganho unitário. Foram realizadas duas comparações para este grupo: entre medidas experimentais e simulações e entre medidas experimentais de OTAs com razões LLD/L distintas. Os ganhos de malha aberta foram obtidos à frequência de 1 kHz e, para esta frequência, os ganho de malha aberta simulado no programa SPICE ELDO foi de 35 dB e para o OTA medido experimentalmente foi de 36 dB. Portanto, não houve diferença entre os valores de ganho de malha aberta. Na comparação da diferença entre as razões de LLD/L, o OTA cuja razão LLD/L é igual a 0,45 obteve um ganho de malha aberta de 36 dB, o OTA com razão LLD/L é igual a 0,64 obteve um ganho de malha aberta de 35 dB e o OTA com razão LLD/L é igual a 0,68 obteve um ganho de malha aberta de 32 dB. O modelo do programa SPICE ELDO mostrou-se capaz de simular o comportamento real dos OTAs estudados neste trabalho. A tecnologia SOI de canal gradual mostrou-se melhor para utilização em aplicações analógicas "low-power low-voltage"
Caracterização elétrica de transistores mos do tipo nanofio e nanofolha de sílicio empilhado em Temperaturas criogênicas
(2023) Rodrigues, Jaime Calçade
Neste trabalho é apresentado um estudo das características elétricas de transistores MOS do tipo nanofio e nanofolha, com variação da temperatura. Na faixa entre 95K e 400K são comparados dispositivos com diversas geometrias, tanto de largura de canal quanto de comprimento de canal Os parâmetros analisados foram tensão de limiar, inclinação de sublimiar, transcondutância máxima, mobilidade de baixo campo elétrico e também parâmetros analógicos, como condutância de saída e ganho de tensão. Antes da apresentação dos resultados, discorre-se sobre a importância da metodologia utilizada no trabalho e os diversos fatores que impactam na qualidade dos dados obtidos, como: garantia de um alto vácuo na câmara em que a amostra está inserida, importância da pasta térmica para garantir a máxima superficie de contato entre amostra e porta-amostra, e, assim, assegurar o maior e melhor acoplamento térmico, o que por sua vez, garante que a amostra mantenha-se em equilibrio térmico durante todo o procedimento de medida. Quanto aos resultados obtidos, observa-se que a tensão de limiar, para um mesmo dispositivo, varia de maneira linear com a temperatura e que para dispositivos mais largos a reducao da tensão de limiar é mais brusca com o aumento da temperatura, em dispositivos com WFin = 10nm, d(VTH/V300)/dT=-0,65 x 10-3 1/K e para WFin=40nm d(VTH/V300)/dT =-0,77 x 10-3 1/K. A inclinação de sublimiar obtida para estes dispositivos se manteve sempre bem próxima do mínimo teórico esperado, definido pela equação ?? = ??????ln 10 (em 300K 60mV/déc), o que indica um fator de corpo próximo a unidade, independentemente da geometria do dispositivo. A mobilidade dos portadores aumenta com o descréscimo da temperatura e essa variação também é acentuada em dispositivos mais largos, para WFin = 10nm, d(µn/µn,300K)/dT=-1,71 x 10-3 1/K e para WFin=40nm d(µn/µn,300K)/dT =-2,2 10-3 1/K. Como em disposivos mais largos a condução lateral, que ocorre no plano 110, tem menos influência na corrente total do que em dispositivos estreitos, essas variações se tornam mais evidentes, já que a condução na faixa central que ocorre no plano 100, tem maior participação relativa na condução total. Quanto aos parâmetros analógicos nota-se uma fraca dependência de AV com a temperatura, com variação de até 2,5dB ao longo da faixa de temperatura estudada, entre 95K e 400K. No trabalho também é utilizado um modelo analitico que estima a tensão de limiar para diversos transistores tridimensionais que ajudou na compreensão e analise dos dados
Caracterização elétrica e simulação dos efeitos do autoaquecimento em nanofios transistores MOS sem junções em regime estacionário e transitório
(2018) Bergamaschi, F. E.
Este trabalho apresenta uma análise do comportamento elétrico e térmico de nanofios transistores MOS sem junções fabricados em tecnologia SOI, com o objetivo de verificar a ocorrência de efeitos de autoaquecimento através de medidas elétricas e simulações numéricas tridimensionais em regime estacionário e transitório. Para esta verificação foram utilizados métodos validados na literatura, como o método de extração da resistência de porta utilizando estruturas de porta de 4 terminais e o método de medidas pulsadas, onde se observa os efeitos causados pelo aumento de temperatura em transitórios de corrente elétrica. O autoaquecimento é um efeito inerente à física dos semicondutores e está relacionado ao perfil térmico dos transistores, que pode ter grande influência no desempenho de circuitos analógicos. Este efeito consiste no aumento da temperatura do dispositivo devido à dissipação de potência em forma de calor durante a operação do dispositivo, provocada apenas pela condução de corrente no canal. O prévio estudo dos parâmetros físicos de transistores MOS revelou que os efeitos provocados pelo autoaquecimento estão relacionados à degradação da mobilidade devido a efeitos de espalhamento dependentes da temperatura do silício. Por meio de simulações, foi analisada a influência da estrutura de porta na caracterização do autoaquecimento pela extração da resistência de porta, que na prática requer uma estrutura de porta grande com 4 terminais, em oposição à estrutura de porta convencional que cobre apenas a superfície do fin de silício. Concluiu-se que em dispositivos sem junções de dimensões reduzidas, especificamente largura de fin abaixo de 500 nm e altura de fin menor que 100 nm, a presença de uma estrutura de porta grande causa subestimação da predição da temperatura no canal, reduzindo a precisão dessa predição de 82% para 43%. Então, foram realizadas simulações de transitório, que revelaram que há redução na parte visível da degradação de corrente com o uso de tempos de subida maiores no pulso, próximos dos utilizados nas medidas experimentais. Através do estudo do funcionamento do módulo de medidas pulsadas e de como obter curvas de transitório consistentes, foi possível realizar a caracterização dinâmica de diferentes dispositivos. Os resultados indicam que transistores SOI planares com óxido enterrado espesso são os que apresentam mais efeitos de autoaquecimento, alcançando redução de corrente entre 4,5% e 12%. Os transistores sem junções medidos, de 10 fins e largura de fin até 240 nm foram pouco influenciados pelo autoaquecimento, não sendo observada degradação de corrente relevante, mas apresentaram maior dificuldade na análise do transitório devido ao overshoot de corrente. Já em transistores com fin único e largura de fin de 240 nm, foi verificada degradação de corrente em até 3,85%, aumentando quanto mais curto o canal do transistor. Tendo os transistores estreitos características elétricas mais interessantes, foram medidos dispositivos com largura de fin de 60 nm, resultando em degradação de corrente máxima de 3,5%, porém agora reduzindo para transistores mais curtos devido à influência do campo elétrico na degradação da mobilidade. Portanto, os transistores com fin único apresentaram menor distorção por overshoot e autoaquecimento similar, por terem menor corrente aquisitada pelo medidor, mas mesmo nível de corrente fluindo por fin. Contudo, os resultados indicaram que os nanofios transistores sem junções medidos são pouco suscetíveis aos efeitos do autoaquecimento, apresentando baixa degradação de corrente em relação à corrente total do transistor.

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