Engenharia Elétrica
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Dissertação Impacto da radiação ionizante e temperatura no desempenho de PMOSFETS com diferentes leiautes(2024) Grandesi, Guilherme InácioDispositivos eletrônicos expostos à radiação ionizante podem ser danificados, alterando suas características e, consequentemente, parâmetros elétricos. Diante deste problema, o desenvolvimento e a caracterização de dispositivos eletrônicos resistentes à radiação e sua validação como mais resistentes aos efeitos da radiação ionizante requer pessoal qualificado e com conhecimento específico dos mecanismos físicos que atuam no dispositivo quando exposto à radiação. Para estudar o comportamento de um determinado dispositivo nestas condições é necessário caracterizá-lo adequadamente e obter informações sobre os danos causados por determinada dose de radiação e tipo de radiação ionizante. A forma pela qual o leiaute dos transistores é concebido nos circuitos integrados pode produzir diferentes comportamentos quando submetidos à radiação. Assim, foi realizado um estudo para verificar os efeitos da radiação em transistores de geometria retangular convencional e de geometria fechada (ELT). Acerca dos dispositivos sob teste, que serão chamados ao longo do texto de DUT (Device Under Test), o grupo de projetos do CTI (Centro de Tecnologia da Informação Renato Archer, em Campinas) forneceu dois circuitos integrados (CI PPTLEXT06SOID40) cada um com 5 Transistores PMOSFET de Potência, PPT, modelo PHVE da tecnologia XFAB XT06 0,6 µm SOI-CMOS, sendo dois deles ELT e três retangulares convencionais. A comparação desses dois diferentes leiautes é importante uma vez que dispositivos ELT são considerados mais tolerante aos efeitos da radiação ionizante, e incorporar uma análise de como os dispositivos reagem aos efeitos de temperatura é enriquecedor já que é conhecido que a temperatura altera os estados de cargas aprisionadas no dispositivo, havendo sinergia com os defeitos causados pela radiação no que diz respeito a cargas aprisionadas em regiões sensíveis do transistor. Este projeto de pesquisa é de interesse do mais importante projeto Nacional nesta área de pesquisa, CITAR – Circuitos Integrados Tolerantes à Radiação, financiado pela FINEP, o qual consta com a FEI sendo uma das instituições executoras. A caracterização do dispositivo foi realizada no Laboratório de Efeitos da Radiação Ionizante (LERI) no Centro Universitário FEI, quanto a tolerância de efeitos acumulativos de radiação ionizante (TID – Total Ionizing Dose) e quanto aos efeitos de temperatura. Ao longo do trabalho, os DUTs foram submetidos a uma dose de radiação acumulada total de 600 krad(Si) de raios X de 10 keV de energia, e posteriormente testados num ensaio de temperaturas partindo de -50 ºC a +70 ºC. Nestas análises foram avaliadas as curvas características de ID X VG, bem como demais parâmetros eletrônicos que podem ser extraídos a partir delas. Por meio desta pesquisa foi possível constatar que, embora os dispositivos tenham respondido de maneira similar sob a influência da TID, a análise em função da temperatura revelou uma robustez notável do leiaute fechado ELT, especialmente quanto à insensibilidade à polarização durante a radiaçãoDissertação Análise de capacitâncias em transistores SOI MOSFET de canal gradual(2024) Lopes, Allan OliveiraNeste trabalho é apresentada uma análise das capacitâncias em transistores GC SOI MOSFET (Graded Channel semiconductor on Insulator Metal Oxide Semiconductor Field Effect Transistor) variando a relação do comprimento do canal do dispositivo que possui uma baixa dopagem em relação ao comprimento total (LLD/L), além de aspectos construtivos do dispositivo, como tSi(espessura do filme de silício sobre isolante), toxf (espessura do óxido de porta da primeira interface), assim como comprimento de canal L, por meio de simulações. Ao realizar estas mudanças na estrutura do dispositivo, são observados diversos aspectos referentes a como as capacitâncias se comportam à medida que a relação (LLD/L) é variada, e estudando as transcapacitâncias CGD, CGS e CGB e a capacitância total CGG. É possível observar qual das transcapacitâncias tem maior contribuição para a capacitância total do dispositivo, como ela se comporta a medida que a tensão aplicada a porta cresce, bem como a verificação sobre como ocorre a distribuição de cargas ao longo do canal para algumas polarizações, como valores de VGS abaixo, próximos e acima da tensão de limiar VTH, tanto para um valor de VDS baixo, como um valor elevado, com a presença de um campo elétrico horizontal intenso, podendo assim observar, que a partir de determinado tamanho de dispositivo, o canal gradual perde uma parte de suas características no canal do dispositivo. No trabalho utilizou-se dos aparelhos de medição dispostos no Centro Universitário FEI e um chip com transistores de canal gradual a fim de observar também de maneira prática algumas das características que se desejava estudar. Então, utilizou-se da simulação para mudar as tecnologias e estruturas dos dispositivos estudados, a fim de estudar como cada mudança contribui para as características capacitivas do transistor, e como o canal gradual afetam o dispositivo- Análise dos acoplamentos térmico e capacitivo de transistores FD SOI de camadas finas e memórias resistivas RERAM(2023) Costa, Fernando José daTransistores de camadas ultrafinas e memórias resistivas são alguns dos dispositivos na vanguarda das pesquisas. O comportamento térmico é de suma importância em um sistema eletrônico, e ainda há muitas lacunas a respeito dos efeitos térmicos em transistores de última geração, bem como sobre sua atuação em níveis de integração. Também no campo das memórias emergentes, muitas dúvidas permanecem sobre as propriedades de armazenamento de dados em sistemas compostos por memórias denominadas resistivas. Este trabalho tem como objetivo estudar o acoplamento térmico entre múltiplos transistores, assim como a caracterização elétrica de memórias resistivas por meio de simulações numéricas e medidas elétricas experimentais. O estudo demonstrou que em escalas nanométricas de integração há a ocorrência de acoplamentos térmico e capacitivo entre os transistores o que produz degradações nas principais figuras de mérito dos transistores como a tensão de limiar e a inclinação de sublimiar. Porém, a condutância de saída pode ser influenciada de maneira positiva pelo acoplamento térmico sendo modulada de valores negativos para valores positivos de acordo com a proximidade entre os dispositivos. As estruturas em cascata apresentam características elétricas e térmicas superiores a um transistor único de comprimento de canal equivalente. Os espelhos de corrente apresentam um acoplamento térmico que produz uma redução geral da corrente no dispositivo de entrada à medida que os dispositivos estão localizados próximos um do outro, de maneira que o compartilhamento da temperatura no sistema leva os dispositivos a operarem com maior precisão de espelhamento. A caracterização das memórias resistivas pelas medidas da capacitância da estrutura se mostrou promissora para a visualização dos múltiplos estados resistivos. A memória tratada de maneira a incorporar mais vacâncias de oxigênio em seu material dielétrico se mostrou como uma melhor alternativa para se obter maior distribuição de estados resistivos requeridos para o desenvolvimento de sistemas de computação em memórias multiníveis
- Impact of series resistance on the drain current variability in inversion mode and junctionless nanowire transistors(2023-10-05) SILVA, L. M. B. DA; Marcelo Antonio Pavanello; CASSÉ, M.; BARRAUD, S.; VINET, M.; FAYNOT, O.; Michelly De Souza© 2023 Elsevier LtdThis work analyzes the influence of source-drain series resistance variability over the drain current in junctionless and inversion mode nanowire transistors. A comparison between drain current and Y-function variability is presented using experimental data of nanowires with different widths and channel lengths. The source-drain series resistance variability is also presented. The results indicates that source-drain series resistance influence is higher on drain current variability for junctionless than inversion mode nanowire transistors.
- Efeitos da operação em altas temperaturas sobre as propriedades elétricas de nanofios transistores MOS de diferentes tecnologias(2023) Prates, Rhaycen RodriguesEste trabalho tem como objetivo comparar as propriedades elétricas de dois tipos de nanofios transistores MOS em temperaturas de operação de 300 K a 580K. Serão comparados os nanofios transistores de modo inversão (IM) e sem junções (juncionless-JNT) de porta tripla, tipo “n”, com diferentes larguras de fin e mesma tecnologia de fabricação. As comparações e análises do comportamento dos dispositivos foram realizadas através da extração de parâmetros elétricos de medidas experimentais, através de simulações numéricas tridimensionais e do estudo dos modelos físicos que descrevem as grandezas fundamentais dos transistores estudados. Com as análises realizadas, foi demonstrado que os nanofios transistores sem junções apresentaram uma variação da tensão de limiar com a temperatura 17%menos do que a dos nanofios transistores de modo inversão com dimensões similares. Os nanofios transistores modo inversão apresentaram razão entre a corrente de sublimiar em 580 K e 300K, 40% menor para o dispositivo mais largo do que os nanofios transistores sem junções, evidenciando uma menor variação da corrente de sublimiar com a temperatura. O inverso da inclinação de sublimiar de ambos os dispositivos se manteve próximo ao valor ideal em todas as temperaturas, o que indica que os nanofios estudados não sofrem de efeitos de canal curto, a mobilidade, a transcondutância máxima e a corrente de condução dos nanofios transistores modo inversão possuem maiores valores do que as dos nanofios, transistores sem junções em todas as temperaturas. Entretanto, a variação destes parâmetros com a temperatura é menor nos nanofios transistores sem junções cuja variação da transcondutância máxima com a temperatura é de 75% menor e a variação da corrente de condução com a temperatura é 77% menor do que a dos nanofios transistores de modo inversão. A principal conclusão obtida é que os transistores de modo inversão possuem melhor desempenho elétrico em temperatura ambiente com corrente de condução e transcondutância máxima aproximadamente 3 vezes maiores e valor de mobilidade de baixo campo aproximadamente 2 duas vezes maior do que os nanofios transistores sem junções para WFIN de 10nm, enquanto os nanofios transistores sem junções apresentam uma maior estabilidade térmica de seus parâmetros elétricos na faixa de temperaturas estudada.
- Aplicação de transistores SOI sem junções em espelhos de corrente de diferentes arquiteturas(2023) Shibutani, André BalbinoO transistor sem junções (JNT) é um transistor de efeito de campo com características de ultrabaixa potência, que apresenta características elétricas promissoras em comparação com os SOI MOSFETs modo inversão, além de um processo de fabricação mais simples. Na perspectiva analógica, o transistor apresenta uma baixa condutância de saída, um alto ganho de tensão de malha aberta em baixas frequências, uma inclinação de sublimiar próxima ao ideal e um baixo DIBL (Drain Induced Barrier Lowering). Complementarmente, o transistor dessa pesquisa usa a tecnologia de silício-sobre-isolante (SOI – Silicon-On-Insulator) juntamente com a tecnologia de porta tripla, ambas melhorando o acoplamento capacitivo e o controle das cargas do canal. Apesar das vantagens do JNT mencionadas sugerirem uma fácil implementação em circuitos integrados, o transistor tem uma peculiaridade que consiste na dependência da tensão de limiar com as dimensões do dispositivo e com a concentração de dopantes da região ativa. Assim, em face dessas dificuldades, o trabalho avalia a configuração do espelho de corrente de fonte comum constituído por transistores MOS (Metal-Oxide-Semiconductor) sem junções de efeito de campo compostos por arranjos simétricos com diferentes concentrações de dopantes. Ademais, com o intuito de entender o comportamento como fonte de corrente, uma corrente normalizada fixa de 1µA é aplicada a entrada dos espelhos de corrente desse trabalho enquanto a corrente de saída é variada de 0 a 3V. Entre as simulações numéricas 3D realizadas, cujos transistores foram calibrados a partir de medidas experimentais, o erro de precisão de espelhamento dos espelhos de corrente simétricos indica um melhor desempenho de transistores de menores dimensões (Para ND = 5 x 1018 cm-3, Wfin = 10 nm e tensões de saída maiores que 0,4 V, o máximo erro de precisão de espelhamento é de 14,01%, 0,15% e 0,15% para os espelhos de corrente fonte comum, Wilson e Cascode, respectivamente). Por outro lado, os resultados sugerem que, para configurações assimétricas, os transistores sem junções podem apresentar precisões de espelhamento similares a MOSFETs modo inversão, dependendo da concentração de dopantes da região ativa. Adicionalmente, as configurações Cascode e Wilson também são estudadas com o enfoque de melhorar o desempenho dos espelhos de corrente de fonte comum. Com esse intuito, os níveis de condutância e transcondutância são analisados para cada configuração, uma vez que ambas as figuras de mérito, no geral, são menores que as encontradas em SOI MOSFETs modo inversão, o que resulta em resistências de pequenos sinais diferenciadas para os espelhos de corrente de configurações fonte comum, Wilson e Cascode
- Estudo comparativo de transistores SOI planares de alto desempenho analógico(2022) Alves, C. R.Devido às vantagens que transistores SOI (Silicon-On-Insulator) MOSFETs apresentam em relação aos dispositivos MOS convencionais implementados em lâminas de silício, o interesse por seu uso em circuitos integrados vem crescendo na indústria de semicondutores. Buscando sempre uma melhora dos parâmetros elétricos e analógicos o estudo dessa estrutura é algo essencial para melhorar eventuais desvantagens da estrutura, como a baixa tensão de ruptura. Com este intuito algumas estruturas de alto desempenho foram propostas, tais como os transistores SOI de canal gradual (GC – Graded-Channel) e a associação série de transistores assimétrica de transistores SOI (A-SC – Asymmetric Self-Cascode), que é composta por dois transistores com tensões de limiar distintas associados em série com as portas curto-circuitadas. Este trabalho tem como objetivo o estudo comparativo de parâmetros analógicos e das capacitâncias dessas duas estruturas de dispositivos. São apresentados parâmetros de pequenos sinais e ganho de tensão de malha aberta, bem como as trascapacitâncias, que afetam diretamente o fator de tempo dos circuitos em aplicações analógicas, mas cujo comportamento foi pouco estudado na literatura. Essa análise será feita através de simulações numéricas bidimensionais e medidas experimentais em transistores fabricados. Para isso serão utilizadas as curvas de corrente e de capacitância em função da tensão de porta para dispositivos GC SOI MOSFETs e A-SC SOI MOSFETs com variações no comprimento de canal efetivo
- Performance of SOI Ω-Gate Nanowires from Cryogenic to High Temperatures(2022-09-17) Marcelo Antonio Pavanello; Michelly De Souza© 2022, Brazilian Microelectronics Society. All rights reserved.—This review paper presents the electrical characteristics of Silicon-On-Insulator Ω-Gate nanowires in a wide range of temperatures. The operation in cryogenic and high-temperature environments will be experimentally explored. The influence of nanowire width and channel length will be dis-cussed. Nanowires with and without strain will be investigated from room temperature down to cryogenic ones, showing that strained nanowires improve carrier mobility in the whole temperature range. At high temperatures, it is demonstrated that nanowires can operate successfully up to 580 K, maintaining the ideal body factor. The effect of high temperatures on Gate-In-duced Drain Leakage will also be studied. The experimental re-sults in the whole temperature range confirm that SOI nan-owires are an excellent alternative for FinFET replacement in future technological nodes.
- Comparative of analog performance of transcapacitances in asymmetric self-cascode and graded-channel SOI nMOSFETs(2023-01-04) ALVES, C. R.; Michelly De Souza© 2023, The Author(s), under exclusive licence to Springer Science+Business Media, LLC, part of Springer Nature.This work presents a comparative study of the transcapacitances of an asymmetric self-cascode (A-SC) and graded-channel (GC) silicon-on-insulator (SOI) nMOSFETs with different gate lengths. This analysis was done by means of two-dimensional numerical simulations. Simulated results show the influence of others transcapacitances on the gate-to-gate capacitance for the ASC SOI device and the GC SOI device.
- Comparative Analysis of Transcapacitances in Asymmetric Self-Cascode and Graded-Channel SOI nMOSFETs(2022-07-04) ALVES, C. R.; D'OLIVEIRA, L. M.; Michelly De Souza© 2022 IEEE.This work presents a comparative study of the transcapacitances of asymmetric self-cascode (A-SC) and graded-channel (GC) silicon-on-insulator (SOI) nMOSFETs, by means of two-dimensional numerical simulations. Simulated results show that the gate-to-drain capacitance is smaller for the ASC SOI device if compared to the GC SOI device, despite of the applied VDS.